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ASIC プロトタイピングおよびエミュレーション

ザイリンクスの UltraScale™ アーキテクチャを使用することによって、ASIC プロトタイピング/エミュレーションの性能および統合性を飛躍的に向上させることができます。Virtex® UltraScale デバイスは、高いロジック容量、90% 以上のデバイス使用率、ASIC のようなクロッキング分配、強化された配線、ピンの多重化を行うための高速トランシーバーを利用できるため、デザインの分割数を減らしてシンプルなレイアウトを可能にします。この画期的なアーキテクチャは、ザイリンクスの Vivado® Design Suite で設計することで、最先端 ASIC および SoC プラットフォームのニーズに対応できる理想的なソリューションとなります。

ソリューションのまとめと利点

  • デバイス容量が非常に高いため、デザインの分割数が減少し、ボード レイアウトがシンプルになる
  • 強化された配線と Vivado Design Suite で相互に最適化することによって、90% 以上のデバイス使用率を達成できる
  • ASIC のようなクロッキング分配により、複雑な ASIC および SoC のクロック ツリーを効果的にマップ
  • 高速トランシーバーが FPGA 間で効果的なピンの多重化接続を可能にし、次世代システムに求められる I/O インターフェイス要件をサポート
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UltraScale アーキテクチャの利点

  • 非常に高い I/O 帯域幅
    • 1Tbps 以上のチップ間帯域幅が可能
    • 低レイテンシ トランシーバーによるチップ間の相互接続
  • 大容量データ フローおよび配線

    • ASIC 特有の高性能なワイド バスをサポート
  • ASIC のようなクロッキング
    • 複雑な SoC プロトタイピング向けに高い柔軟性を提供
  • システム性能
    • デバイスあたりの性能は 15~30% 向上
    • 分割数の減少により、3 倍向上
  • 電力管理
    • 最大 35% システム電力低減
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