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ORI ベース I/Q Compression の概念実証

高密度化、CRAM 動作、カバー範囲向上を目的とするスモール セル配備などワイヤレス環境の進化に伴い、フロントホールのリンクは帯域幅 (BW) やヘテロジニアス ネットワークへの対応など、さまざまな課題を抱えるようになりました。ザイリンクスは、ベースバンド プロセッシング ユニット (I/Q スイッチング) による多数の RRH (リモート ラジオ ヘッド) やデイジーチェーンまたは相互接続された少数の RRH を可能にする軽量イーサネット スイッチ、さらには追加ファイバーやその他の技術を使用せずにフロントホール帯域幅を増加させることが可能な I/Q Compression など、スイッチング ニーズに対応するソリューションを提供しています。

 

POC (概念実証) の概要

この POC デザインでは、9.8304 Gb/s CPRI リンクを最大限に活用するため、16 本の 20MHz アンテナ キャリア データ ストリームに ETSI Open Radio Equipment Interface (ORI) 4.1.1 CPRI™ I/Q Compression /Decompression (CODEC) を提供しています。I/Q CODEC は、Vivado® HLS (高位合成) IP として実装されているため、CODEC の性能は簡単に評価および最適化して任意の信号特性を実現できます。

主な特長

  • 圧縮率 50% : 分数レート リサンプリング (3/4)、非線形量子化
    (15-10 ビット)
  • インプリメンテーション リソース コストやレイテンシの代わりに信号忠実性を実現するトレードオフを指定可能 (例 : 144 係数フィルター デザインの場合、EVM RMS は 0.3% 未満)
  • 16 本の 20MHz E-UTRA チャネルを圧縮
  • CPRI Rate 7 リンク (9.8304 Gb/s) を最大限に活用 - ビット スタッフィングなし
  • 16 個の Ingress および Egress I/Q ポート - 32 本の独立した I および Q チャネルとして内部処理
  • 15 ビット 2 の補数 E-UTRA 入力/出力サンプル フォーマット
  • ダウンサンプルの 10 ビット 2 の補数で圧縮された E-UTRA サンプル
  • ザイリンクス LogiCORE™ CPRI IP コアは 245.764MHz クロック周波数で動作 (CPRI Rate 7 用)
  • 平行の 4 つのマルチチャネル分数比サンプル レート変換フィルターを利用
  • ルックアップテーブルとして実装された NLQ で均整の取れた正規分布 I/Q データ (CDF を設定可能)
  • 20MHz LTE ダウンリンク チャネル データを使用して検証された CODEC の性能
  • 確定的な低レイテンシ
  • UltraScale™ デバイスをサポート

アプリケーション

I/Q CODEC は、アーキテクチャの変更によって求められる CPRI 帯域幅への要求を抑えることで、フロントホールのインフラストラクチャ コストを削減します。アーキテクチャの変更には、ベースバンド処理の集中化 (CRAN)、および高次 MIMO コンフィギュレーションやキャリアアグリゲーションなどの新しいネットワーク技術などがあります。

図 1 - CPRI I/Q Compression/Decompression を使用するワイヤレス システム

簡略化されたアプリケーション図 (図 1) では、CPRI I/Q 入力および出力インターフェイスにおける圧縮モジュールと解凍モジュールの配置を示しています、。LTE ダウンリンクとアップリンク チャネルの帯域幅要件と信号特性が異なるため、チャネル固有の CODEC コンフィギュレーションが必要になることを意味しています。また、有効なフロントホール インフラストラクチャ帯域幅を超えるチャネルに対しては、選択的に I/Q Compression を設定できます。図 1 では、I/Q スイッチの配置も示しています (I/Q 圧縮モジュールの前または後ろ)。I/Q スイッチのデザインについては、ザイリンクスのホワイト ペーパー『The Application of FPGAs for Wireless Base-Station Connectivity』 (WP450) を参照してください。

アーキテクチャ

Vivado HLS I/Q CODEC IP は、各クロック サイクルで 3 つの圧縮 E-UTRA サンプル (30 ビット) の処理に対応できるように設計されています。128 ビットの CPRI 制御ワードは、32 ビットの CPRI I/Q インターフェイスをすべてパックするのに十分なサイズのバッファーを提供します。リサンプリング フィルターは、平行する 4 つの多相分数リサンプリング フィルターを使用して実装され、各フィルターではサポートされている 32 の I および Q チャネルのサブセット (8) が圧縮されます (詳細は、ザイリンクスのアプリケーション ノート『Multi-Channel Fractional Sample Rate Conversion Filter Design Using Vivado High-Level Synthesis』 (XAPP1236) を参照)。提案されているこのアーキテクチャは、各多相サブフィルターでわずかな係数セットしか使用されないため、CODEC レイテンシが低減します。図 2 では、I/Q CODEC のアーキテクチャを示し、Compression IP インターフェイスでのサンプル プロセッシング レートを示しています。

図 2 – サンプル プロセッシング レートを示す I/Q CODEC アーキテクチャ

NLQ ルックアップテーブルは、9 ビットの量子化された値を使用する 214 エントリーで構成されています。平行する 3 つのルックアップのメモリ要件は、圧縮パスに 18x18k ブロック RAM を使用して実装できます。解凍では、均整の取れた I/Q データの分布が前提となり、テーブル サイズは 14 ビット値の 29 エントリーまでに制限され、単一ブロック RAM での実装となります。

ご利用について

HLS IP ファイルへのアクセスをリクエストしてください。

検証

実装済みの CODEC アルゴリズムは、MATLAB® LTE System Toolbox™ で生成された 20MHz LTE E-UTRA FDD チャネル スティミュラスを使用して検証されました。その後、Keysight 社製 VSA ソフトウェアを使用して Vivado HLS シミュレーション出力を復調し、出力波形の EVM (エラー ベクトル振幅) を測定して、実装した CODEC ステージによる信号の歪みを数値化しました。図 3 では、テストした CODEC コンフィギュレーションの平均 EVM 測定値が 0.29% であることを示しています。EVM RMS が 0.18% の入力データと比較した場合、CODEC プロセッシング チェーンに起因する EVM は 0.23% であることが分かります。 

図 3 - ORI I/Q CODEC 入力 vs. 出力 OFDMA コンステレーションおよびシグナル スペクトラム VSA 測定値

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