用語集

ザイリンクスのウェブサイトで使用される用語の解説

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ASIC

Application Specific Integrated Circuit の略。 固定されたロジックを使用するカスタム チップ。

アセンブリ サイト

パッケージ材料は、サプライヤによって異なります。ザイリンクスが複数のサプライヤを起用している場合、それぞれの材料セットの一覧が提示されます。適切なデバイス情報を入手するには、パッケージ本体のトップ マークをご確認ください。この情報は、MDDS (Material Data Declaration Sheet) にも記載されています。

    Assy A: パッケージ トップ マークの 4 行目の最初の文字が A または F になっています。
    Assy R : パッケージ トップ マークの 3 行目に “R” が含まれます。(例 ： VQ44ART0233)
    Assy D : パッケージ トップ マークの 4 行目の最初の文字が D” になっています。

SnPb はんだとの互換性

XAPP427 : 『鉛フリー パッケージのインプリメンテーションおよびはんだリフロー』 (日本語版) を参照してください。

コア

半導体デザイン業界では、ソフトウエア開発者がライセンスを保有するプロセッサやバス インターフェイスなど、あらかじめ定義されたファンクションのことをいいます。コアは、固定ロジックまたはプログラマブル ロジック デバイスのいずれかのシリコンへ直接インプリメントできるため、チップ設計者は製品開発の時間を短縮できます。IP と同義語です。

CPLD

Complex Programmable Logic Device の略。通常、ロジック集積度は 10,000 ゲート以下です。

DSP

デジタル信号処理。専用の DSP プロセッサ、固定ロジック ASIC またはプログラマブル ロジック デバイスで実行できます。パラレル方式処理を実行できる FPGA の場合は、最も高性能な DSP システムが実現します。

デザイン入力

回路図やハードウェア定義言語などチップを作成する際に設計者が実行する手順のひとつです。

EDA

Electronic Design Automation の略。 チップの回路を作成、シミュレーション、検証およびテストを行うためのフロントエンド (デザイン入力) およびバックエンド (インプリメンテーション) ソフトウェア ツールのボード アレイのことを指します。

ファブレス

自社のシリコン ウエハ工場を持たずに、すべての製造工程をアウトソースする半導体会社のことです。

ファイバ チャネル

2.12Gbit/秒 または 4.24Gbit/秒へ拡張可能な 1.06Gbit/秒の転送速度を提供する高バンド幅シリアル規格です。複数の既存インターフェイス コマンド セット (インターネット プロトコル (IP)、SCSI、IPI、HIPPI-FP、およびオーディオ/ビデオ) を実行できます。

FPGA

Field Programmable Gate Array の略。1984 年にザイリンクスによって開発されました。現在では、高度なシステム機能 (プロセッサ、遅延ロック ループ、クロック マネージャ、メモリ、シリアル トランシーバ) を備え、数百万個のゲートが 1 つの FPGA に統合された高集積チップとなりました。

InfiniBand (インフィニバンド)

1、4 または 12 ワイヤ リンク幅で 2.5Gbit/秒のワイヤ スピード接続を使用する新たな業界 I/O 規格です。アプリケーションには、リモート ストレージ デバイスやサーバーなどがある。

インターコネクト

プログラマブル ロジックでは、ロジック回路を作成するため、チップ上のメモリ エレメントを接続するシリコンのことを指す。

I/O

入力/出力物理コネクションであり、チップ上の信号をオン/オフするための様々な電気的規格がある。

IP

Intellectual property (知的所有権) の略。半導体設計業界では、プロセッサやインターフェイスなど予め定義されたファンクションのことを示し、通常これらの所有権はソフトウェア開発者に帰属します。IP は、固定ロジックやプログラマブル ロジック デバイスのシリコンへ直接インプリメントできるため、チップ設計者は製品開発時間を短縮できます。コアと同義語です。

LDT

Lightning Data Transport の略。8 ワイヤ リンク幅で 6.4Gb/秒からのバンド幅を提供するチップ間相互接続であり、最大 32 リンクまでサポートしています。

リード/ボール仕上げ

リード フレーム パッケージ部分に使用される鉛メッキの素材配合と BGA パッケージで使用されるはんだボールの物質配合フリップ チップ パッケージのはんだバンプ部分に使用される素材についても、配合率がレポートされます。

(Pb = 鉛、Sn = 錫、Ag = 銀)化学記号の前にある数値が、その素材の配合率を示しています。

LUT

Look Up Table (ルックアップ テーブル) の略。 FPGA で 1 個または複数のフリップ フロップを組み合わせることにより、基本的なメモリ ベースのプログラマブル ロジック エレメントが構成されます。

MAC

積和演算。デジタル信号処理システムで実行される演算処理のことです。FPGA では、1 秒間に 5000 億の積和演算 (MAC) を実行する最高性能 DSP 機能を実現できます。

MDDS (Material Data Declaration Sheet)

ザイリンクスでは、重要なレベル A およびレベル B 材料に対して、2003 年 9 月に EIA (米国電子連合会) が策定した Material Composition Declaration Guide (使用材料通知に関するガイドライン) に基づく MDDS テンプレートを使用しています。

EIA によると、レベル A リストは、次のような現在法的規制対象となっている材質および物質で構成されます。
a) 使用または市場取引が禁止されている
b)使用または市場取引が制限されている
c) 使用報告が義務付けられている、またはほかの規定が課せられている

また、レベル B リストは、次の基準の 1 つ以上に該当するため、情報開示の対象と規定された材質および物質で構成されます。
a) 使用済み製品処理目的に経済的価値が生じる貴重材質/物質
b) 環境、健康、または安全性に大きく肝要する材質/物質
c) 有害廃棄物管理規定が必要となりうる材質/物質
d) 使用済み製品処理により悪影響を及ぼす可能性のある材質/物質

詳細は、EIA 規格を参照してください。

実際のピーク温度から 5℃以内 の最大許容時間 (はんだリフロー時の仕様)

記載されている情報は、最新の JEDEC 規格にて示されたものです。

NRE

非反復エンジニアリング (Non-recurring Engineering) の略。固定ロジック チップ設計の場合、設計者はチップを設計する際にソフトウェア ツール、エンジニアリング時間、デザイン検証、マスク セットおよびプロトタイプなどの先行投資費用が必要になります。プログラマブル ロジックの場合は、PLD デザインを固定ロジック デザインに変換するときにコストが発生するため、コスト削減となります。

パッケージ識別子

記載されている内容は、パッケージに関連するものです。特定デバイスの製品番号と情報を関連付ける場合、製品番号のパッケージ識別子を参照します (例 : XC3S200-4TQ144C)－ 下線で太字表示されている部分がパッケージの識別子となります。 鉛フリー パッケージは、パッケージ識別子の前に 「G」 が追加されます (例 : TQ144 (標準) → TQG144 (鉛フリー))。

PAL

Programmable Array Logic (プログラマブル アレイ ロジック) の略。ロジック集積度で言うと、最も初期でシンプルな形のプログラマブル ロジック デバイスのことを指します。

配置配線

バックエンド インプリメンテーション ソフトウェア ツールを使用して、カスタム ロジック回路を作成するために FPGA のさまざまなメモリ エレメントを接続するプロセスです。

プラットフォーム

ザイリンクスでは、この用語をデザイン エコシステムの一部としてコンパイルされ、カスタマに提供されるテクノロジ一式を包括するものとして定義。 ターゲット デザイン プラットフォーム参照。

PLD

プログラマブル ロジック デバイスの略。PAL、SPLD、CPLD、および FPGA が含まれます。

POS-PHY4

(別称 PL4) OC-192c および 10Gビット/秒のイーサネット アプリケーション向けの SONET 上でのパケット/セル転送を行う、物理層インターフェイスへの 13.3Gbit/秒のパラレル リンク層 POS-PHY4 は、ダブル データ レート クロッキングを使用する 832Mb/sec per bit の信号を持つ 16 ビットの Point-to-Point 接続です。

製品質量

製品質量とは、平均的な重さをグラムで示した値です。パッケージの重さは、パッケージで使用されるダイによって多少異なります。

積項

CPLD における基本的なメモリ ベースのプログラマブル ロジック エレメントです。

リコンフィギャブル コンピューティング

ハードウェア ベース ロジックなどのシステム デザインにおけるプログラマブル ロジック デバイスの使用手順は、さまざまなタスクを実行できるように変更できます。利点としては、使用するコンポーネント数や消費電力を削減でき、柔軟性が備わります。また、ネットワーク接続された装置をフィールドでアップグレードしたり、リモートで修復できます。

RapidIO

高バンド幅および低レイテンシの両方を最適化した、エンベデッド システム用の次世代型交換ファブリック相互接続アーキテクチャです。最初の実行では、クロック レート 250MHz およびそれ以上を基本として、1.0Gbit/秒を超えるスルー プットが期待されます。ネットワーキング、マルチメディア、ストレージおよび信号処理分野でのエンベデッド システムに使用されます。

RoHS 準拠

ザイリンクスが定義する RoHS とは、均質物質の割合を 0.1% 以下にする要件を含む、6 つの特定物質に関する現在の RoHS 要件を満たした製品のことを示します。高温ではんだ付けされるように設計されているため、ザイリンクスの鉛フリー/RoHS 製品は特定の鉛フリー プロセスでの使用に適しています。

ターゲット デザイン プラットフォーム

ザイリンクスは、この用語を「ターゲット」となるエリアでカスタマ デザインをサポートするよう統合されたシリコン、デザイン環境、ボードおよびキット、IP コア、リファレンス デザインすべてを包括するものとして定義。

スズ (Sn) ウィスカ対策

ザイリンクスは、プロセスを厳しく管理することでスズ ウィスカのリスクを極めて低く抑えることができると考えます。また、マット スズ仕上げをしたリード部分を 150℃で 1 時間のアニーリング処理をした製品を推奨します。研究結果では、めっき部分にかかるストレスが原因でウィスカが生じると証明されています。アニールすることによって、均一に金属間層を形成し、メッキにかかるストレスを軽減できます。

XAUI

毎秒 3.125Gb のシリアル リンクを利用して XAUI (10-gigabit attachment unit interface) を構成するクォッド トランシーバ規格です。複数の XAUI インタフェースを実装するとシングルチップで 10 Gigabit Ethernet と OC-192c の両方に接続できます。