データ センター IP

データ センター向けのザイリンクス SmartCORE IP および LogiCORE™ IP は、複雑なネットワーク機能 (トラフィック管理、パケット処理、TCP オフロード、暗号化、圧縮、セキュリティなど) および必要となるすべての I/O インターフェイス (1G/10G/40G/100G Ethernet MACs、PCIe Gen2/Gen3、XAUI/XLAUI/CAUI、Serial Rapid I/O、SATA、および SAS) を実行できる実証済みの IP コアを豊富に提供しているため、システム設計者はこれらを利用することによって、他社より一歩リードしたプロジェクト開発を行うことができます。

これらの実証済み IP コアのほとんどは、特定アプリケーションの性能要件に合わせてカスタマイズ可能です。ザイリンクスでは、一世代先のシステム設計を目指して、これらの IP をカスタマイズして使用できるようにサポートする専門エンジニアおよびデザイン サービスを提供しています。

データ センター設備のデザインに利用できるすべての SmartCORE IP および LogiCore IP を次の表に示します。

データ センター IP コア

トピック リソース タイプ プロバイダ
LDPC フラッシュ エラー訂正 Flash Memory LDPC Error Correction (フラッシュ メモリ用の LDPC 誤り訂正)
  • シャノン限界に近いクラス最高のコード性能
  • 独自の最適化方法で 1e-15 以下の低エラー レートを実現
  • オンザフライでのコード レート変更に対応
  • ハード判定デコードとソフト判定デコードの両方に対応
  • 高スループットかつ低レイテンシ
  • エリアと消費電力を最小化するように最適化された FPGA
LogiCORE IP ザイリンクス
ネットワーク トラフィック管理 Traffic Manager (トラフィック マネージャー)
  • 32k キュー
  • 5 ステージ
  • 各ステージに SP+DWRR
SmartCORE IP ザイリンクス
NIC 機能 低レイテンシ Ethernet MAC
  • 100G および 40G イーサネット ライン レート動作
  • オプションのフレーム チェック シーケンス (FCS) のチェック、追加、削除
  • 動的/静的スキュー調整機能
  • PCS レーン マーカーの挿入と削除
  • PCS レーンのフレーミングおよびデフレーミング (各 PCS レーンのスワップを含む)
  • 802.3ba に従ったパケット間ギャップ (IPG) の挿入と削除
LogiCORE IP ザイリンクス
低レイテンシの 25G Ethernet IP
  • 25 ギガビット イーサネットコンソーシアムの仕様に準拠
  • 25Gb/s で動作する Base-R PCS サブレイヤー
    • オートネゴシエーション機能 (オプション)
    • FEC サブレイヤー (オプション)
  • 低レイテンシ
  • オプションの AXI4-Lite Management インターフェイスまたはステータス/コンフィギュレーション ベクターを使用して設定および監視
  • 包括的な統計的収集
  • 802.3/802.1Qbb フロー制御をサポート
  • VLAN およびジャンボ フレームをサポート

詳細は、最寄りの販売代理店へお問い合わせください。

LogiCORE IP ザイリンクス
TCP Offload Engine (TCP オフロード エンジン)
  • 10G TOE を使用する極低レイテンシ (100ns 以下)
  • 持続性のある大規模 TCP ペイロード (リモート サーバー/クライアント容量による)
  • 8/16/32K バイトのスケーラブルなペイロード FIFO を備えた 128 セッション
LogiCORE IP Intiliop
XAUI
  • 10 ギガビット イーサネット IEEE 802.3-2008 仕様向けに設計
  • 6.25Gb/s のトランシーバーを 4 つ使用して、20G のダブルレート XAUI (Double XAUI) をサポート
  • 10 ギガビット ファイバー チャネル (10-GFC) XAUI データ レートおよびトラフィックをサポート
  • 10-Gb/s データ レートを達成するためには、3.125Gb/s のトランシーバーを 4 つ使用
  • データ端末装置 (DTE) をインプリメント
  • XGMII Extender Sublayer (XGXS)、PHY XGXS、および 10GBASE-X Physical Coding Sublayer (PCS)
LogiCORE IP ザイリンクス
データ セキュリティ/圧縮 AES Cryptography (暗号化機能)
  • AES (Rijndael) や最新 NIST FIPS PUB 197 をインプリメント
  • すべての AES 鍵長 (128、192、256 ビット) を完全サポート
  • 40Gbps をはるかに超えるデータ レートをサポート
  • 暗号化と複合化用に個別コアを提供
  • ラウンド鍵の生成を分割して、ゲート数の少ないインプリメンテーション
  • すべての AES 動作モードを簡単にインプリメント (例: ECB、CBC、OFB、CFB、CTR、CCM、GCM、XTS、OCB)
アライアンス メンバーの IP Helion Technolgy 社
LZRW3 データ圧縮
  • LZRW3 無損失データ圧縮アルゴリズムをインプリメント
  • 2K ~ 32K バイトのデータ ブロック サイズをサポート (データ増加に対応)
  • 完全自立型 - オフチップ メモリは不要)
  • 高性能 - データ スループットは 1Gbps を超える
  • データ通信およびストレージ アプリケーションのシステム性能を向上させるのに有効
アライアンス メンバーの IP Helion Technolgy 社
IPSEC および MACSEC セキュリティ プロトコル
  • RFC 4303 型 IPsec ESP プロトコルのハードウェア アクセラレーションを実行
  • 必須および推奨される ESP-v3 機密性および完全性アルゴリズムをサポートするため、すべてコンフィギュレーション可能
  • IPv4/IPv6 IPsec の Transport/Tunnel モード アプリケーションに最適
  • Extended (64 ビット) をインプリメント
  • IKEv2 のシーケンス番号をサポート
  • すべての ESP セキュリティ サービスをサポート
  • コンビネーション
  • パディング挿入をサポート
  • トラフィック フロー機密性(TFC)
  • 自動 ESP パディングを実行
  • 生成とチェック
  • Gigabit/sec 単位のスループットをサポート
アライアンス メンバーの IP Helion Technolgy 社
システム インターコネクト QuickPath Interconnect (QPI)
  • FPGA とプロセッサ間の高速通信向け
  • 各レーン 6.4Gbps で動作するフル帯域い幅 (20 レーン) を使用するキャッシュ エージェント
  • ザイリンクスの Virtex®-7 FPGA をベースにした、クイック スタート用のサンプル デザイン
SmartCORE IP 社 ザイリンクス
PCIe Gen2 および Gen3
  • PCI Express™ Base Specification Revision 3.0/2.0/1.1 準拠
  • x1、x2、x4、x8、x16 レーンをサポート
  • 8.0、5.0、および 2.5 Gbit/s SERDES をサポート
  • エンドポイントおよびルート ポートをサポート
  • コアのビット幅 (32、64、128、256) オプションにより、処理機能にコア スピードを対応可能
  • AER、ECRC、MSI-X、マルチベクタの MSI、Lane Reversal をサポート
アライアンス メンバーの IP Northwest Logic 社

PLDA 社

ストレージ インターフェイス Serial ATA (SATA)
  • SATA 1.5Gb/s、3.0Gb/s、および 6.0Gb/s 業界仕様に完全準拠
  • Transport、AHCI、Application、Application Register (ARI) インターフェイス オプション
  • FIFO を使用するデータ インターフェイス
  • Seres、PIPE、または SAPIS インターフェイスのいずれかをサポート
アライアンス メンバーの IP Intelliprop 社
Serial Attached SCSI (SAS)
  • SAS 6.0Gb/s 業界仕様に完全準拠
  • レジスタ アクセス用の AHB-Lite および FPGA 固有のインターフェイス
  • SERDES または PHY 層インターフェイスのいずれかをサポート
SAS Verification IP で完全検証済み
アライアンス メンバーの IP Intelliprop 社
 
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