ワイヤレス IP、リファレンス デザインおよび参照資料

  
ベースバンド プロセッシング
トピック リソース タイプ プロバイダ
LTE

LTE ベースバンド ターゲット デザイン プラットフォーム システム リファレンス デザイン

  • LTE Release 10 をベースとする総合的なダウンリンク送信デザインのインプリメンテーションをデモンストレーションする、Kintex-7、Virtex-7、または Zynq-7000 プラットフォームをターゲットとするダウンリンク デザイン
リファレンス デザイン ザイリンクス

Discrete Fourier Transform (離散フーリエ変換)

  • フレーム単位での Direct および逆 DFT をサポート
  • 広範な変換サイズをサポート
LogiCORE IP ザイリンクス

3GPP LTE Channel Decoder (チャネル デコーダー)

  • UL-SCH チャネル デコード機能をインプリメント
  • HARQ 合成をサポート
  • FDD および TDD をサポート
SmartCORE IP ザイリンクス

3GPP LTE Channel Encoder (チャネル エンコーダー)

  • PDSCH、PMCH、PPCH、PDCCH、PBCH チャネル タイプをサポート
  • Turbo Encoder を統合
  • FDD および TDD をサポート
  • 高スループットの複数コードワード eNodeB からフェムトセルへ拡大縮小をサポート
Discrete Fourier Transform (離散フーリエ変換)
LogiCORE IP ザイリンクス

3GPP LTE チャネル エスティメーター

  • PUSCH チャネルのチャネル評価をサポート
  • SISO、SIMO、および MU-MIMO アンテナ コンフィギュレーションをサポート
SmartCORE IP ザイリンクス

3GPP LTE Fast Fourier Transform (3GPP LTE 高速フーリエ変換

  • すべてのポイント サイズをサポート (128、256、512、1024、1536、2048)
  • 動作中にポイント サイズを変更可能 (オプション)
LogiCORE IP ザイリンクス

3GPP LTE MIMO デコーダー

  • リソースが最適化さた拡張可能な MIMO デコード機能をインプリメント
  • 4x4 までのアンテナ コンフィギュレーションをサポート
  • 最大 20MHz をサポート
  • FDD および TDD をサポート
SmartCORE IP ザイリンクス

3GPP LTE MIMO Encoder (3GPP LTE MIMO エンコーダー)

  • レイヤー マッピングおよびプリコーディングの実行
  • 送信ダイバーシチおよび空間分割多重化をサポート
  • 循環遅延ダイバーシチをサポート (オプション)
  • 理論上の最大スループットで最大バンド幅 20MHz のシステムをサポート
SmartCORE IP ザイリンクス

3GPP LTE PUCCH レシーバー

  • PUCCH 用の受信機能をインプリメント
  • すべての制御フォーマットをサポート (1、1a、1b、2、2a、2b)
  • 混合フォーマットをサポート
  • 標準および短縮スロットをサポート
  • 標準および拡張サイクリック プレフィックスをサポート
SmartCORE IP ザイリンクス

3GPP LTE RACH Detector (3GPP LTE RACH 検出器)

  • リソースが最適化されているスケーラブルな RACH デコード機能をインプリメント
  • 5 つすべての RACH フォーマットをサポート
  • 最大 64 Zadoff-Chu ルート シーケンスをサポート
  • 最大 4 アンテナをサポート
  • 最大 20MHz をサポート
  • FDD および TDD をサポート
SmartCORE IP ザイリンクス

3GPP LTE Turbo Decoder
このコアの提供は中止されました。代わりに 3GPP Mixed Mode Turbo Decoder コアに置き換えることができます。

SmartCORE IP ザイリンクス

3GPP LTE ターボ エンコーダー

  • ターボ畳みこみエンコーディング機能をインプリメント
  • インターリーブ機能を統合
SmartCORE IP ザイリンクス

3GPP ミックス モード ターボ デコーダー

  • LTE および UMTS エア インターフェイス用の柔軟性に優れたターボ畳みこみデコード機能をインプリメント
  • フェムトセルからマクロセルまですべての基地局フォーム ファクタ用に拡張可能で、最適化される
  • LTE のみ、UMTS のみ、あるいは両方をサポート
  • ブロックごとに LTE データと UMTS データを動的にデコーディング
  • デコード ユニットを設定 (1、2、4、8) できるため、システム ニーズに合わせてリソースの最適化が可能
SmartCORE IP ザイリンクス
WCDMA/HSPA

TCC Encoder (TCC エンコーダー)

  • ターボ畳みこみエンコーディング機能をインプリメント
  • インターリーブ機能を統合
  • すべての 3GPP ブロック サイズ範囲 (40 ~ 5114) をサポート
  • 最大 16 の同時データ チャネルをサポート
  • 最大のスループットを得るためのオプションのダブル バッファー シンボル メモリをサポート
  • カスタム インターリーバーを使用できるように内部/外部インターリーバーをサポート
  • レート 1/3 および 1/5 (エラー訂正機能) をサポート
SmartCORE IP ザイリンクス

TCC Decoder (TCC デコーダー)

  • ターボ畳みこみデコード機能をインプリメント
  • インターリーブ機能を統合
  • すべての 3GPP ブロック サイズ範囲 (40 ~ 5114) をサポート
  • レートが 1/3 レートまたは 1/5 レートのコード化された入力をサポート
SmartCORE IP ザイリンクス
WiMAX

CTC Encoder (CTC エンコーダー)

  • 畳みこみターボ エンコーディング機能をインプリメント
  • IEEE Std 802.16e-2005 および IEEE Std 802.16-2004/Cor1-2005 に準拠
  • 64-QAM モードを含むすべての変調手法をサポート
  • 全ブロック サイズの HARQ をサポート
  • 同時 C1/C2 エンコーディング、および高スループットのトリプル バッファー メモリをサポート
SmartCORE IP ザイリンクス

CTC Decoder (CTC デコーダー)

  • 畳みこみターボ デコード機能をインプリメント
  • HARQ モードを含む、インターリーバー ブロック サイズをすべてサポート (24、36、48、72、96、108、120、144、180、192、216、240、480、960、1440、1920、2400 ペア)
  • 中断することなくダイナミックなブロック サイズ切り替えをサポート
  • 繰り返し回数をブロックごとにダイナミックに変更可能
  • ソフト データ入力、外部ビット、および累積ステート メトリックをパラメーター変更可能 (オプション)
  • パンクチャリング インターフェイス経由の適応的なレート変更をサポート
  • 高スループットの実現のため、パラメーター指定可能な SISO (1 ~ 8) でパラレル処理をサポート
SmartCORE IP ザイリンクス
1588v2 タイミング同期

IPC1703

  • FPGA 上にスタンドアロンの IEEE1588v2 準拠Master/Slave Ordinary Clock チップ
  • Hybrid 1588/Sync モードをサポート
  • UMTS、GSM/GPRS/EDGE、TD-SCDMA、WiMAX および LTE の周波数や ToD 精度の要件を満たす
  • ITU-T G.8261 で規定される環境では、ToD の精度が ±1µsec より優れている
  • ITU-T G.8261 で規定される環境では、フラクショナル周波数オフセット (FFOFF) の性能が 16ppb より優れている
アライアンス メンバーの IP IPClock Ltd.
インターフェイスとコネクティビティ
トピック リソース タイプ プロバイダ
OBSAI

OBSAI IP コア

  • OBSAI RP3 仕様 v4.2 をサポートし、最大 6G ライン レートを実現
  • 768、1536、3072、および 6144Mbps ライン レートで動作
  • 物理リンク レイヤおよびデータ リンク レイヤ機能をインプリメント
  • RP3-01 オートネゴシエーション機能を含む
  • マスター/スレーブを指定可能
  • RP1 イーサネット メッセージを提供
  • 一般パケット用にジェネリック メッセージ インターフェイスをサポート
  • Microprocessor のニュートラルなコンフィギュレーション インターフェイス
LogiCORE IP ザイリンクス
CPRI™

CPRI IP コア

  • CPRI 仕様 v6.0 に準拠
  • 614.4、1228.8、2457.6、3072、4915.2、6144、9830.4、10137.6 Mbps ライン レートで動作
  • オート スピード ネゴシエーション機能
  • マスター/スレーブを指定可能
  • マルチホップ通信システム / デイジーチェーンなど、無線部 (RE) および無線制御部 (REC) の両方に利用可能
LogiCORE IP ザイリンクス
CPRI Multi-hop CPRI Multi-hop Remote Radio Head リファレンス デザイン アプリケーション ノート ザイリンクス
JESD204

JESD204 IP コア

  • JEDEC JESD204B 仕様に対応
  • 1、2、3、4、5、 6、7、8 レーン レーンのコンフィギュレーションをサポート
  • スクランブリングおよび初期レーン アライメントをサポート
  • 1 フレームで 1-256 オクテット、複数フレームで 1-32 フレームをサポート
  • 物理リンク レイヤおよびデータ リンク レイヤ機能を提供
  • データ用に AXI4-Stream インターフェイスを使用
コンフィギュレーション用に AXI4-Lite インターフェイスを使用
LogiCORE IP ザイリンクス
JEDEC JESD204A JEDEC JESD204A FPGA Receive リファレンス デザイン LogiCORE IP ザイリンクス
SRIO Gen 2

Serial RapidIO Gen 2

  • 1x、2x、4x Serial PHY - Kintex-7、Virtex-7、および Virtex-6 FPGA をサポート
  • 1x、2x、4x Serial PHY - 1.25、2.5、3.125、5.0、および 6.25Gpbs ライン スピードをサポート
  • IDLE1 および IDLE2 シーケンスをサポート
  • パケット リトライ、stomp、送信エラー回復、スロットル ベースのフロー制御、CRC をサポート
  • 送信されるすべてのパケットで 8/16 ビット デバイス ID およびプログラマブル ソース ID をサポート
  • 優先順位に基づく Re-Transmit Suppression 機能をサポート
  • TX および RX バッファーの深さを個別に構成可能 (8/16/32 パケット)
  • データ パス用に AXI4-Stream インターフェイスを使用し、コンフィギュレーション インターフェイス用に AXI4-Lite を使用
LogiCORE IP ザイリンクス
PCI Express® PCI Express 用開発キット 開発キット ザイリンクス
イーサネット MAC Virtex-6 FPGA のイーサネット MAC ビルトイン ハード IP シリコン製品 ザイリンクス
EMIF XAPP753 - EMIF を使用する TMSC6000 DSP プラットフォームへの FPGA インターフェイス (PDF) アプリケーション ノート ザイリンクス
高速 ADC/DAC インターフェイス ADC/DAC アプリケーション ノート アプリケーション ノート ザイリンクス
RF (ラジオ カード)
トピック リソース タイプ プロバイダ
デジタル アップ変換/デジタル ダウン変換 (DUC/DDC)

DUC/DDC Compiler (DUC/DDC コンパイラ)

  • LTE、TD-SCDMA、および WCDMA をサポート
  • 1 基のアンテナに対して 1 ~ 30 キャリア (帯域幅に依存)
  • 1 ~ 8 アンテナ
SmartCORE IP ザイリンクス
変調および復調 IP
デバイス アーキテクチャ: 多様
カスタマイズ サーチ ザイリンクスおよびザイリンクス パートナ
XAPP1018 - システム ジェネレーターおよびコア ジェネレータで効率的な DUC/DDC を設計 (PDF) アプリケーション ノート ザイリンクス
デザイン ファイル : xapp1018 cdma2000.zip ZIP ファイル ザイリンクス
デザイン ファイル : xapp1018 wcdma.zip ZIP ファイル ザイリンクス
XAPP1113 - ナローバンド幅システム向けの効率的なデジタル アップ コンバーターおよびデジタル ダウン コンバーターの作成 (マルチ キャリア GSM の例を含む) (PDF)
デバイス アーキテクチャ : 4 つのキャリアの GSM 向け Virtex-5 DUC および DDC
アプリケーション ノート ザイリンクス
デザイン ファイル : xapp1113.zip ZIP ファイル ザイリンクス

クレスト ファクター リダクション (CFR)

ピーク キャンセレーション クレスト ファクター リダクション

  • LTE、TD-SCDMA、WCDMA、CDMA2000、WiMAX、および GSM (周波数ホッピング MC-GSM を含む) をサポート
  • Multi-RAT 機能をサポート (最大帯域幅は Single RAT で最大 100MHz、Multi-RAT で最大 80MHz)
  • 1 ~ 8 アンテナ
  • 反復エンジンをパラメーター指定可能
SmartCORE IP ザイリンクス

デジタル プリディストーション (DPD)

Digital Pre-Distortion IP コア

  • 周波数ホッピングで LTE, WCDMA、TD-SCDMA、CDMA2000、WiMAX、MC-GSMをサポート
  • multi-RAT コンフィギュレーションをサポート
  • 最大 100MHz の信号帯域幅をサポート
  • ACLR 補正 (最大 40dB)
  • 1 ~ 8 アンテナ
SmartCORE IP ザイリンクス
ビルディング ブロック FIR コンパイラ LogiCORE IP ザイリンクス
CIC コンパイラ LogiCORE IP ザイリンクス
 
/csi/footer.htm