System Generator for DSP
高性能 DSP 信号処理システム用の最先端インプリメンテーション ツール
System Generator for DSP は、FPGA を使用して高性能 DSP 信号処理システムをデザインするための業界最高のツールです。
- 業界最先端の FPGA により、高度なパラレル システムを開発
- Simulink と MATLAB (The MathWorks, Inc.) 提供のシステム モデリングと自動コード生成
- DSP システムの RTL、エンベデッド、IP、MATLAB、ハードウェア コンポーネントを出力
- ザイリンクス XtremeDSP™ ツール パッケージおよび XtremeDSP 開発キット/スタータ キットの重要なコンポーネント
FPGA 設計経験が少ない開発者でも、従来の RTL 開発期間よりはるかに短期間で量産品質での DSP アルゴリズムを FPGA へインプリメンテーションできます。
デバイス ファミリ サポート
- Virtex®-5 LX、LXT、SXT、FXT
- Virtex-4 FX、LX、SX
- Virtex-II Pro
- Virtex-II
- Virtex-E
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- Spartan®-3A DSP
- Spartan-3A、AN
- Spartan-3、3E
- Spartan-II、IIE
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システム要件
- Microsoft Windows XP Professional (32 ビット)
主な機能
- DSP モデリング – Simulink 内で信号処理 (例: FIR フィルタ、FFT)、エラー訂正 (例: Viterbi デコーダ、Reed-Solomon エンコーダ/デコーダ)、演算、メモリ (例: FIFO、 RAM、ROM) デジタル ロジックなどに対応する機能を備えたザイリンクスのブロックセットを利用して DSP デジタル信号処理システムを容易に構築あるいはデバッグが可能。 ザイリンクス ブロックセットは、MATLAB 機能 (例: 制御回路の生成) や HDL モジュール (System Generator は、Mentor Graphics の ModelSim とザイリンクス ISE Simulator に HDL コシミュレーション接続) のインポートを可能にするブロックを提供
- Simulink 提供の VHDL や Verilog の自動コード生成
– ザイリンクス ブロックセットから特定のザイリンクス IP コアを (RTL) 生成またはターゲットとし、MATLAB 内で設定された機能に対して RTL の生成が可能。大規模デザインの一部としてブラック ボックス HDL モジュールを提供
- ハードウェア コシミュレーション – 「FPGA-in-the-loop」 シミュレーション ターゲットの作成は、動作するハードウェアを認証し Simulink と MATLAB 内でのシミュレーションを加速するコード生成オプション。System Generator は、ハードウェアと Simulink 間のイーサネット (10/100/ギガビット)、PCI™、カードバス、JTAG 通信をサポート
- エンベデッド システムのハードウェア/ソフトウェア コデザイン – ザイリンクス MicroBlaze™ 32 ビット RISC プロセッサ用の DSP コプロセッサを構築してデバッグ。 System Generator は、HW/SW インターフェイス、DSP コプロセッサの自動生成、バス インターフェイス ロジック、ソフトウェア ドライバ、コプロセッサ使用のためのソフトウェア資料を提供
メモ
- Simulink モデリング環境で使用可能な、ザイリンクスの最適化された DSP ブロックのリストは、System Generator ユーザー ガイド (PDF) をご覧ください。
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