プレスリリース

FOR IMMEDIATE RELEASE 2006 年 11 月 8 日

プログラマブル ロジック ソリューションのリーダであるザイリンクス社は 10 月 30 日 (米国時間)、XtremeDSP 開発ツールのバージョン 8.2 を発表した。このツールは System Generator for DSP と AccelDSP で構成しており、業界唯一の 65nm プロセス FPGA であるザイリンクスの Virtex-5 LX および LXT に最適化された DSP サポートを提供する。このソフトウェア ツールの新バージョンを使用することにより、FPGA に不慣れな DSP システム設計者やアルゴリズム開発者でも、前世代の Virtex-4 LX FPGA に比較して最大 40 ％の低消費電力化、DSP 性能における最高 10 ％の高性能化、および大幅な省面積化の達成が可能である。

Virtex-5 LX と LXT FPGA のサポートに加えて、AccelDSP と System Generator のバージョン 8.2 は、より低コストな Spartan-3E FPGA ファミリもサポートしている。これらの FPGA は、インターフェイス、周辺回路、およびコントロール ロジックなどの追加システム機能を集積化するために、XtremeDSP テクノロジの併用だけでなく、より低コストのロジックを必要とするブロードバンド アクセスやホーム ネットワーキングのようなコスト重視のアプリケーションのために理想的なデバイスである。

System Generator for DSP 8.2 ツールについて
System Generator の新バージョンである 8.2 は、VHDL や Verilog 記述による設計手法をとらない DSP システム設計者やアルゴリズムの開発者も、MathWorks 社が提供する MATLAB や Simulink を用いてデザインを行うことを可能とする。浮動小数点モデルを一度完成させた後は、設計者はザイリンクスのビットおよびサイクル精度のブロック セットを用いて量子化し、新しい Virtex-5 LX および LXT デバイスを始めとした ザイリンクス FPGA 用の HDL/RTL、ネット リスト、またはビット ストリームを自動的に生成させることができる。最後に設計者は Simulink 環境の中から高バンド幅のハードウェア イン ザ ループ (hardware-in-the-loop) シミュレーション手法を用いて実際の FPGA 上でデザインを検証し、デバッグすることができる。このバージョンの中でも特に斬新な機能として FIR Compiler 2.0 がある。このパラメータ化された FIR フィルタ コンパイラは、マルチレート フィルタに対して対称的係数最適化法を追加することにより従来バージョンの機能を拡張し、DSP48 のリソースを 50 ％も削減することができる。

AccelDSP 8.2 ツールについて
AccelDSP は、DSP 設計者が MATLAB を用いてアルゴリズムを開発し、それを RTL で合成することを可能とする業界唯一のツールである。このツールは浮動小数点を固定小数点に自動的に変換する機能を備えており、固定小数点 MATLAB および C/C++ シミュレーション モデルの両方を提供する。また、アルゴリズム探索機能も備えているため、エンジニアはサンプル速度、性能および占有面積の間のトレード オフを行うのに加えて自動的にテスト ベンチを生成させることも可能である。AccelDSP ツールを用いて一旦 RTL が生成された後は、System Generator のライブラリ ブロックが生成されてさらに大きなシステムの集積化が可能となる。8.2 リリースには新たに AccelWare Algorithmic IP も追加されている。

AccelDSP は、個別に購入した場合に比べツール全体で 50 ％のコスト低減、また Model-Based Design ソフトウェア パッケージの一部として購入した場合に比べて 60 ％以上のコスト低減したパッケージ価格を設定してある。

Virtex-5 について
世界初の 65nm FPGA であり、成長を続けるザイリンクス XtremeDSP デバイス製品群の最新版である Virtex-5 LX および LXT FPGA は、高精細 H.264 エンコーダ用動き予測回路のように追加のシステムや高速 I/O 機能を集積化するために豊富なロジック資源を要求する高性能 DSP アプリケーションの開発に理想的なデバイスである。最高 550 MHz で動作し、100 MHz あたりわずか 1.38m Wの低消費電力で動く、最大 192 個の専用 DSP48E スライス (各スライスは 18×25 乗算器と 48 ビット加算器を含む) を搭載した Virtex-5 FPGA は ASIC の置き換えや DSP コプロセッサとしての利用に最適である。DSP48E スライスは、相互に結合されて高度に並列化された DSP データ パスを構成することができるため、多くの高性能 DSP アプリケーションのコアとして利用することができる。Virtex-5 LXT は、業界で初めて低消費電力のシリアル トランシーバ、PCI Express エンドポイント ブロック、および Ethernet メディア アクセス コントローラ (MAC) ブロックなどを内蔵した FPGA である。

価格設定と供給体制
System Generator の標準価格は 995 米ドル、AccelDS は 4,995 米ドルで、両者のバージョン 8.2 は提供中である。無料の 30 日間限定評価版はそれぞれ、Web サイト www.xilinx.co.jp/system_generator および www.xilinx.co.jp/acceldsp から利用可能となっている。

エントリ製品として 2 種類の XtremeDSP スタータ バンドルが利用可能となっており、DSP 設計者とアルゴリズム開発者はこれを用いて Xilinx Productivity Advantage (XPA) プログラムの一部としてフロント ツー バック フローを完成させるためのアクセス手段を得ることができる。Model-Based Design のための XtremeDSP XPA は AccelDSP、System Generator、ISIM 付き ISE (Integrated Software Environment: 統合ソフトウェア環境) ファウンデーション、および 4 日間のトレーニング費用を含み、9,500 米ドルで提供される。また、MATLAB-Based Design のための XtremeDSP XPA は AccelDSP、AccelWare Communications、Advanced Math ツール キット、ISIM 付き ISE ファウンデーション、および 2 日間のトレーニング費用を含み、19,995 米ドルで提供される。

※このプレスリリースに記載されている会社名、製品名は、各社の登録商標または商標です。

ザイリンクスについて
ザイリンクス社 (NASDAQ:XLNX) は、プログラマブル ロジック ソリューションを提供する世界的なリーダである。1984 年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://www.xilinx.co.jp で公開されている。