日本発表のプレスリリース

FOR IMMEDIATE RELEASE 2006 年 5 月 16 日

プログラマブル ロジック ソリューションの世界的リーダであるザイリンクス社は 5 月 15 日 (米国時間)、業界最先端の 65nm ルール、トリプル オキサイド テクノロジ、革新的な ExpressFabric テクノロジ、および実績のある ASMBL アーキテクチャを用いた特定分野向けに最適化した FPGA (フィールド プログラマブル ゲート アレイ) の Virtex-5 ファミリを発表した。本日同時に発表しているプレスリリースでザイリンクスは、この Virtex-5 LX プラットフォームを次の 18 カ月以内に量産出荷を開始する計画ですでに最初の出荷を開始したことも明らかにしている。

プロセス技術、アーキテクチャ、および製品開発手法におけるデザイン チームの技術革新で Virtex-5 FPGA は、画期的な性能と高集積度を実現、前世代 90nm FPGA に比較し平均 30 ％の高速化と 65 ％の機能向上を達成している。一方でダイナミック消費電力を 35 ％も低減しながら従来品と同程度のスタティック消費電力と 45 ％のチップ サイズ縮小も達成している。

Virtex-5 ファミリは、ザイリンクスの Virtex 製品における第 5 世代目の製品である。1998 年の市場投入以来、Virtex シリーズは高性能 FPGA 製品における業界ナンバー ワンの選択肢として利用されており、その累積売上額は 40 億ドルを超えている。本日のニュースで、より多くの設計者がザイリンクス FPGA の特徴である柔軟性とコストのメリットを利用できるようになり、その結果として全体で 224 億ドル規模* と予想される ASIC/ASSP/PLD 市場でのザイリンクスのさらなる拡大が見込まれる。

* iSuppli 発表 (2005 年 12 月)、ザイリンクス予測

Virtex-5 ファミリ – システム インテグレーション プラットフォーム
Virtex-4 ファミリより実績のある ASMBL (Advanced Silicon Modular Block) アーキテクチャをベースとした Virtex-5 ファミリは、高速ロジック、デジタル信号処理 (DSP)、エンベデッド プロセッサ、およびシリアル コネクティビティといった 4 つの特定分野ごとに最適化された 4 種類のプラットフォームから構成されている。ASMBL アーキテクチャにより、ユーザはより広範囲なデバイスの選択、および各ユーザ固有のデザインに対応する機能と性能の最適な組合せの選択が可能となった。Virtex-4 ファミリと同様、ユーザは各プラットフォームの中で様々な Virtex-5 デバイスのオプションから最終製品の要求条件にマッチする機能の最適な組合せを選ぶことができる。Virtex-5 LX プラットフォームの最初のデバイスは現在出荷中であり、他のプラットフォームは 2006 年の後半から 2007 年前半にかけて市場へ投入される計画である。

• 高性能ロジック向け Virtex-5 LX – 現在出荷中
• 高速シリアル インターフェイスを備えた高性能ロジック向け Virtex-5 LXT – 2006 年後半出荷予定
• 高速シリアル インターフェイスを備えた高性能 DSP 向け Virtex-5 SXT – 2006 年後半出荷予定
• 高速シリアル インターフェイスと組込みプロセッサを搭載した Virtex-5 FXT – 2007 年前半出荷予定

厳しい顧客要求条件を満たすシステム統合化プラットフォーム
ザイリンクスは、高性能化、低消費電力化、高速インターフェイス、システム コスト低減、デザイン サイクルの短縮といった設計者のニーズに応えるために、世界中の数百名にもおよぶシステム設計者と協力し次世代型 Virtex-5 製品ラインを定義しファミリを構築した。Virtex-5 ファミリにおける Virtex-5 LX プラットフォームで利用可能な重要な革新技術は以下の要素である。

• 65-nm ExpressFabric テクノロジとハード化された IP ブロックによる性能の向上
  独立した 6 つの入力を持つ業界初のルック アップ テーブル (LUT) と新しい対角線相互接続構造が論理レベルを低下させ、ビルディング ブロック間の信号相互接続性を改善したことにより結果として従来の Virtex-4 世代に比べてロジック性能 (速度) が平均で 30 ％も向上した。さらに、65nm ファブリックにより従来の 45 ％少ない面積で同等機能を集積化し、しかも同時にダイナミック消費電力の低減も可能としている。その他の性能向上機能および 550MHz のクロック速度に調整されハード化された IP ブロックとしては、オンチップ メモリのバンド幅を高めるための ECC オプションを備えた従来より大きな 36K ビットのデュアル ポート BRAM/FIFO ブロック、最高品質のクロック駆動を可能にするための DCM/PMCD に加えて PLL つきのクロック管理タイル (CMT: Clock Management Tile)、および高精度、高速信号処理のために性能が強化された乗算器つきの新しい DSP48E ブロック等がある。



• 第 2 世代の I/O テクノロジがインターフェイスのデザインを簡素化
  第 2 世代のスパース シェブロン (Sparse Chevron) パッケージ技術により設計者は最高 1,200 本のユーザ I/O 端子を使用することができる。しかもこのパッケージは 1.25Gbps の DDR (Double Data Rate) インターフェイスおよび最高のシグナル インテグリティを持つ 800Mbps のシングル エンド インターフェイスをサポートし、プリント配線板 (PCB) レイアウトを単純化するのに有効である。すべての I/O 端子で利用可能な第 2 世代の ChipSync テクノロジも、ソース同期型インターフェイスにおけるクロックとデータのダイナミックなフィールド再キャリブレーションを改善するために強化されている。これらの改良が組み合わされたこの I/O テクノロジは DDR2 や QDR II のような高速インターフェイスに対する高信頼度な動作を保証している。



• 65-nm トリプル オキサイド テクノロジとハード化された IP ブロックが消費電力を低減
  65nm ルールのチップ上の 1.0V コアと低減された内部容量により、Virtex-5 デバイスは従来世代のデバイスに比べてダイナミック消費電力が 35 ％も小さくなっている。Virtex-5 FPGA は、トリプル オキサイド テクノロジで性能と消費電力のバランスをとり、スタティック消費電力を従来の 90nm 世代と同程度に低く維持することによりプロセスの微細化に伴いリーク電流が増加し消費電力が増大するという問題を解決している。ハード IP ブロックにおける ExpressFabric と省電力モードは消費電力を一層低減するのに効果を上げている。これらの特徴により、設計者は与えられた消費電力の制約条件を満たし、熱暴走を抑制してヒート シンクやファンの必要性を排除することができる。



• 集積度の増加によるシステム コストの低減
  Virtex-5 ファミリは従来世代の FPGA に比べてロジック セルで 65 ％増 (330,000 ロジック セル) および I/O 数で 25 ％増 (1,200 I/O) の高集積度を実現している。広範囲なデバイスを含む 4 種類の特定分野最適化プラットフォームの中から選択可能となり、ユーザは必要以上のコストをかける必要がなくなった。さらに低コストな汎用フラッシュ メモリをサポートするための新しいシリアル周辺インターフェイス (SPI: Serial Peripheral Interface) とバイト幅周辺インターフェイス (BPI: Byte-wide Peripheral Interface) により、システム コストの低減が可能となっている。



• ザイリンクスの ISE ソフトウェア ツールとサービスによるデザイン サイクルの短縮
  設計者はISE Fmax テクノロジ、PlanAhead デザイン解析ソフトウェア、および検証済みの IP コアを使用することにより FPGA の性能目標を容易に達成し、ChipScope Pro ツールの最新の検証およびリアルタイム デバッグ機能を用いてデバッグ時間を短縮することも可能である。さらにプロジェクトを計画通りに完了させるために、別途オンライン リソース、トレーニング コース、充実したサポート サービスを利用することができる。

現在利用可能なパートナ ソリューション
10 年間におよぶ Virtex シリーズの技術改良を通して培われた広範囲なパートナ エコ システムをベースとして、ザイリンクスはパートナ企業との密接な協力のもとで、デザイン ツールと Virtex-5 アーキテクチャの新機能を最適化するために特別に設計された評価ボードとを開発している。(Synplicity および Mentor Graphics 各社から本日発表されているニュースを参照のこと)

Virtex-5 ファミリのデバイスおよびソフトウェアの供給体制
Virtex-5 ファミリ FPGA の出荷はまず LX デバイスから開始されており、残り 3 品種は 2007 年前半まで順次供給される予定である。Virtex-5 FPGA 用ソフトウェアは現在、先行アクセス プログラムのユーザ向けに提供されているが、一般ユーザには 2006 年 6 月から提供される。大量生産向けにリスクなしで最高 75 ％のコスト低減を可能とするザイリンクスの EasyPath プログラムは、量産開始と同時に各 Virtex-5 プラットフォームのユーザに提供される。Virtex-5 FPGA ファミリに関する詳細情報は Web サイト www.xilinx.co.jp/virtex5 で入手可能である。

※ このプレスリリースに記載されている会社名、製品名は、各社の登録商標または商標です。

ザイリンクスについて
ザイリンクス社 (NASDAQ:XLNX) は、プログラマブル ロジック ソリューションを提供する世界的なリーダである。1984 年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://www.xilinx.co.jp で公開されている。