プレスリリース

FOR IMMEDIATE RELEASE 2007 年 2 月 6 日

プログラマブル ロジック ソリューションの世界的リーダであるザイリンクス社は 2 月 5 日 (米国時間)、高性能なデジタル信号処理 (DSP) 向けに最適化した 65nm プロセスによる FPGA プラットフォーム Virtex-5 SXT の出荷を開始したと発表した。SXT プラットフォームは 550MHz で 352 GMAC という DSP 性能における業界最高記録を達成しながら従来の 90nm 世代のデバイスと比較して 35 ％も低いダイナミック消費電力を実現し、シリアル トランシーバを搭載して DSP 処理向けに最適化を図った業界初の FPGA ファミリである。

Virtex-5 SXT は、次世代のワイヤレスおよびビデオ アプリケーションの超高速 DSP に対するバンド幅とシステム コスト低減の要求条件を満たすためにザイリンクスの XtremeDSP ポートフォリオを 3 つの新しいデバイス オプションを適用して拡張したものである。ザイリンクスは、4 種類の Virtex-5 FPGA プラットフォームの第 3 弾としての SXT プラットフォームの出荷により、最先端の 65nm プロセス ノードの性能、消費電力、およびコスト面でのメリットを競合ソリューションより 12 カ月も先行してシステム デベロッパに提供可能となった。

機能強化された DSP ブロックと高速シリアル インターフェイスにより最高レベルの DSP 性能を実現
ワイヤレス通信、WiMAX や高精細ビデオ、あるいは監視システムや放送機器といった高性能デジタル信号処理を必要とする用途ではロジックに対する DSP の比率が大きいことが求められているが、Virtex-5 SXT プラットフォームはこの条件を最適に満たしている。強化された DSP スライス (DSP48E) は 25 × 18 ビットの乗算器、累積や数値計算などのための 48 ビットの第二ステージ論理回路、および 96 ビットまで拡張可能な 48 ビット出力を備えている。データ パスと出力のビット幅が広いほどダイナミック レンジが広くなり、精度が上がる。さらに 90nm FPGA に使用されていたリソースの半分を使用するだけで単精度の浮動小数点演算が可能となっている。

DSP48E スライスはまた、550MHz という高速での並列処理を可能とするカスケード ルーティング回路を内蔵している。Virtex-5 SXT で最大規模のデバイスに用意されている 640 個の DSP48E ブロックを使用すれば、352 GMAC という業界最高の DSP 性能を発揮させることができる。DSP48E に含まれるその他の機能として、独立の C レジスタと SIMD 演算をサポートするための拡張された第二ステージ論理回路、およびより高効率な DSP 処理を可能とするためのパターン検出回路などが挙げられる。

SXT プラットフォームは、CPRI/OBSAI、HD/SDI、Serial RapidIO、PCI Express および Gigabit Ethernet を始めとした業界標準プロトコルをサポートする、低消費電力 3.2 Gbps RocketIO シリアル トランシーバを最高 16 個まで使用することができる。PCI Express と Gigabit Ethernet についてはプロトコル ブロックとインターフェイスが組み込まれている

業界初の 65nm トリプル オキサイド テクノロジを適用した Virtex-5 SXT プラットフォームは、総合ダイナミック消費電力を従来の 90nm デバイスより 35 ％も低減すると同時にスタティック消費電力の低減にも成功しており、防衛機器、公衆安全機器、携帯型ソフトウェア無線といったバッテリの長寿命化が要求される用途に最適となっている。機能強化された DSP48E ブロックは 38 ％のトグル速度でわずか 1.38mW/100MHz (typ.) の電力しか消費しない。また Virtex-5 RocketIO トランシーバは 3.2 Gbps で100mW (typ.) の低電力で動作可能であり、これらがあいまって総合的なシステム消費電力とコストの低減に大きく貢献している。

Virtex-5 SXT デバイスは、ロジック セルを 35,000 個から 95,000 個まで、専用 DSP48E スライスを 192 個から 640 個まで集積化したいくつかのモデルが用意されており、開発者は総合的にシステム コストを最適化するためにロジックと DSP セルの集積度について適切な組み合わせを選択することが可能になっている。これらのデバイスは、ビデオ処理や医療画像処理で要求されるメモリ依存機能を効率的に実行させるために最高 10.3MB のメモリを内蔵してメモリとロジックの比率でも業界最高レベルを実現し、最高毎秒 58 Tera ビットのメモリ スループットを達成している。Virtex-5 SXT ファミリの詳細情報は Web サイト http://japan.xilinx.com/virtex5/ からも入手可能となっている。

価格設定と供給体制
Virtex-5 SXT のエンジニアリング サンプルは中規模の SX50T を現在提供中であり、小規模の SX35T と大規模の SX95T については今後 4 カ月以内に提供可能となる予定である。SXT50T の価格は 1,000 個購入時 299 米ドルに設定されている (2008 年後半時)。さらなるコスト低減のために、Virtex-5 EasyPath プログラムが用意されており、これにより量産時には最大 80 ％のコスト低減が可能となる見込みである。

ユーザは ISE 9.1i デザイン ソフトウェアによるサポートを利用することにより、Virtex-5 SXT デバイスの設計をただちに開始することができる。また、ザイリンクス System Generator for DSP および AccelDSP ツール セットは 2007 年 2 月下旬にリリースされる予定である。Virtex-5 SXT デバイスは MATLAB、Simulink、C/C++、VHDL および Verilog などのデザイン手法、基礎的機能と特定アプリケーション向けの機能の両方に向けて最適化された DSP アルゴリズムのライブラリ、および汎用的なデザイン キットを含む包括的なエコシステムを通してもサポートされている。

** Virtex-5 SXT の画像は下記 URL でダウンロードできます。
http://japan.xilinx.com/japan/j_prs_rls/2007/images/v5sxt.jpg

※ このプレスリリースに記載されている会社名、製品名は、各社の登録商標または商標です。

ザイリンクスについて
ザイリンクス社 (NASDAQ:XLNX) は、プログラマブル ロジック ソリューションを提供するリーダである。1984 年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://japan.xilinx.com/ で公開している。