プレスリリース

FOR IMMEDIATE RELEASE 2008 年 3 月 25 日

プログラマブル ロジック ソリューションの世界的リーダであるザイリンクス社は 3 月 24 日 (米国時間)、ISE (Integrated Software Environment) Design Suite 10.1 を発表した。ISE Design Suite 10.1 は各種オプション ツールのリリース時期を統一した最初のバージョンである。ザイリンクスはこれにより、FPGA ロジック、エンベデッド プロセッサおよび DSP 設計者に統一された相互操作性を備え、統合化されたデザイン ツールを提供するとしている。ISE Design Suite 10.1 はデザイン実行速度が平均 2 倍に高速化されているため、設計者は 1 日あたりのデザイン試行回数を増やすことができる。

今回のリリースの大きな特徴は、FPGA デザイン コミュニティの最重要問題となっているタイミング クロージャと生産性の問題を解決するために特別に開発された SmartXplorer テクノロジが導入されていることである。この SmartXplorer テクノロジでは、複数の Linux マシンをパラレルに使うことで、1 日あたりのデザイン試行回数を増やし、分散処理機能を用いた複数インプリメンテーションの実行により FPGA の性能を最大 38 ％向上させることができる。SmartXplorer テクノロジは、ユーザがデザインを試行する度に作成されるタイミング レポートで設計の改善効果をモニタできることも重要なポイントとなっている。

富士通株式会社 フォトニクス事業本部 シニア エンジニアの大場康弘氏は次のように語っている。「ISE Design Suite 10.1 はデザインの実行時間を最大 80 ％も短縮してくれるため、当社のデザイン チームにとって最高に有益なツールとなっています。実行時間が短いことは製品開発期間の短縮につながり、結果として製品の市場投入時期を早めることができます」。

PlanAhead Lite および戦略的な実行による生産性の向上
ISE Foundation の PlanAhead Lite を利用することにより、ユーザは PlanAhead デザイン解析ツールのフロア プランニングと解析能力のサブセットを使用することができる。ISE Foundation に付属の PlanAhead Lite は、ターゲットとする FPGA と PCB 間のインターフェイスを管理する際の複雑さを緩和するために設計された直観的なソリューションである PinAhead テクノロジを導入している。PinAhead テクノロジは、通常は下流の設計フェーズで生ずるピン配置の変更を排除するために、設計の初期段階でインテリジェントなピン配置を可能とする技術である。ピン配置完了時に、PinAhead はカンマ区切り (CSV) ファイルまたは VHDL または Verilog ヘッダのいずれかの形式を通じて I/O ポート情報をエクスポートする機能を備えている。

ISE Design Suite 10.1 では、ザイリンクスはデザイン実行の最適条件を決定するプロセスの簡略化も行っている。設計者は、「速度性能の追求」、「デバイス使用率の最適化」、「ダイナミック消費電力の低減」、または「設計時間の最短化」の一つを設計目標として設定することが可能になった。この「デバイス使用率の最適化」を用いた場合、平均 10 ％の使用効率の改善が見込める。

共同開発チームが検証プロセスを改善
ISE Design Suite 10.1 は、大手 EDA プロバイダの 1 社であるメンター・グラフィックス社との共同開発によるテクノロジの恩恵も受けている。IEEE 標準に準拠したセキュア IP モデルの採用により、ISE Design Suite 10.1 は最大で 2 倍高速なデザイン検証が可能である。新たに性能が最適化された BRAM、DSP および FIFO シミュレーション モデルにより、RTL シミュレーションの実行時間がさらにおよそ 2 分の 1 に短縮されている。

消費電力の分析と最適化を可能にした第二世代の XPower
業界の調査は、プロセスの微細化が進むに従い、FPGA 設計者にとって消費電力の制限条件を満たすことの困難さが増大していることを示している。ISE Design Suite 10.1 は設計の初期段階で消費電力の要求条件を分析する機能と、デザイン プロセス全体を通してダイナミック消費電力を最適化する機能をユーザに提供する。

第二世代の XPower 消費電力解析ツールはユーザ インターフェイスが改良され、消費電力をブロック、階層、電源配線、使用されるリソース別に簡単に解析できるようになっている。情報はテキストおよび、HTML の両方のレポート形式で提供される。これは、他のロジック プロバイダによって提供されているスタティックな見積もりの Web ページと比較すると著しく進歩しており、消費電力情報を正確に提供できるようになる。

ISE Design Suite 10.1 は便利で広範囲な消費電力最適化ソリューションを提供する。統合化された「消費電力最適化の設計目標」機能を用いることにより、ユーザは簡単なワンステップ手順でプロセス消費電力の最適化を指定することができる。マップおよび配置配線アルゴリズムの改良により、ユーザは設計においてダイナミック消費電力を Virtex-5 デバイスの場合は平均 10 ％、Spartan-3 ジェネレーション FPGA の場合は平均 12 ％も低減することができる。

エンベデッド プロセッサおよび DSP デザイン ツールの統合
ユーザが最適なエンベデッドおよび DSP デザインをより迅速に達成できるようにするために、ISE Design Suite 10.1 はエンベデッド プロセッサ、DSP デザイン ツールの両方に対して、統一化された相互操作性を始めとした多くの使いやすさの向上策を施している。EDK (エンベデッド開発キット) と System Generator for DSP 間のツール統合の強化は、エンベデッド プロセッサと DSP の両方を含む FPGA SoC 設計の洗練性を高めるのに有効である。

価格設定と供給体制
この ISE Design Suite 10.1 は、ISE Foundation、Platform Studio (XPS) 付き EDK、System Generator for DSP、AccelDSP 合成ツール、ChipScope Pro analyzer と ChipScope Pro Serial I/O ツール キット、PlanAhead デザイン 分析ツールと ISE Simulator で構成されている。ユーザは、DVD かインターネットを介して DSP 設計、エンベデッド プロセッサ設計そしてロジック設計の開発ツールをインストール可能である。特にインターネットを通じダウンロードすれば、ユーザはこの製品だけでなくほかのザイリンクス デザイン ツールの評価版にもアクセスすることができる。

ISE Design Suite 10.1 に含まれるすべての製品は出荷中で、価格は 495 米ドルから 2,495 米ドルの間となっている。全機能を含む 60 日間限定評価版はザイリンクスの Web サイトから無料でダウンロードが可能となっている。ISE Design Suite 10.1 の詳細情報は Web サイト http://japan.xilinx.com/ISE/ からも入手可能である。

※ このプレスリリースに記載されている会社名、製品名は、各社の登録商標または商標です。

ザイリンクスについて
ザイリンクス社 (NASDAQ:XLNX) は、プログラマブル ロジック ソリューションを提供するリーダである。1984 年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://japan.xilinx.com/ で公開している。