日本発表のプレス リリース

FOR IMMEDIATE RELEASE 2003 年 9 月 9 日

プログラマブル ロジック ソリューションの世界的リーダであるザイリンクス社は 9 月 8 日 (米国時間)、世界最高レベルの性能を持つプログラマブルロジック設計用ソフトウェア、ISE (Integrated Software Environment) バージョン 6.1i を出荷すると発表した。同社の主力製品である Virtex-II Pro に適用した場合、この新しいソフトウェアは他のソリューションに比べて 31 ％の高速化、およびロジック使用効率で 15 ％の向上が可能であり、業界で最も低コストなデザイン ソリューションを提供する。その結果、ザイリンクスの顧客は他社の高集積度 FPGA よりも 60 ％のコスト低減を実現できる。ISE6.1i は日本語版も英語版と同時にリリースする。ISE 6.1i に関する詳細情報は Web サイト www.xilinx.co.jp/ise で公開されている。

ISE 6.1i は設計者に、新しい自動ローカルクロック配線機能を使用して 200MHz を超える速度で動作する高速メモリ インタフェースを容易に構成可能であるのに加えて、優れた高速デザイン能力を備えたネイティブな RedHat Linux の新たなサポート、およびフロアプランニングとピン配置のための使いやすい機能強化版ツールなどを提供する。これら 250 以上の機能、性能の改善により、ユーザは全体的なデザインサイクル時間とデザインコストを大幅に低減することが可能になった。

ザイリンクスの FPGA 製品担当副社長、リッチ・セビック (Rich Sevcik) は「ザイリンクスは前四半期、販売されたデザイン シートの数で連続して 33 ％の増加を記録し、インストール ベースのソフトウェア シート数で累積 17 万 5,000 ユーザを達成した。この 5 年間で最大の PLD ソフトウェア性能、機能、および使い勝手の改善を達成し、業界で最も低コストで強力なソフトウェア スイートを提供することができた」と語っている。

高速デザインのための設計ツール
ISE 6.1i は新しいタイミング コンストレインのようなユニークな高速デザイン能力を提供する。たとえば、新しいクロックジッタ コンストレインはデータ バリッド ウィンドウを指定でき、パッケージピン伝播時間の個別レポーティング機能の追加によりソース同期デザインに対して、より正確な配置配線結果をもたらす。Virtex-II や Virtex-II Pro FPGA を使用する設計者は 200MHz SDR、DDR および QDR RAM インタフェースに必要なクロックスキューを保つように配線可能な 96 個のローカル高速クロックを使用することができる。ISE 6.1i はマッピングの決定が物理的位置に基づいて行われるプロアクティブ タイミング クロージャのための強力なマッピング機能を含んでおり、その結果 ISE 5.2i と比べてクロック速度を 13 ％高め、デバイス使用効率を 23 ％向上させることが可能になった。また、プッシュボタンで済む簡単な設計フローにより、ISE6.1i は ISE5.2i に比べて 16 ％性能が向上した。

世界で最も使いやすい PLD デザインソフトウェア
ISE 6.1i は、デザインおよび検証速度の向上を目指して、従来デザインのボトルネックを解消するために新しく強化された機能により、使いやすさの面で業界標準となり得るものである。たとえば、Project Navigator (先進的なデザイン フロー ベースのプロジェクト マネージャ) により、サードパーティ ツールの Synplicity やザイリンクスの合成ツールは同じプロジェクトの中で VHDL と Verilog HDL ソースをミックスすることができ、これによって設計者は従来の IP および HDL デザイン ソースで可能な限り最高の性能を達成することが可能となる。ユーザは、ザイリンクスの EDK (Embedded Design Kit) XPS プロジェクト マネージャにリンクしてそれを起動することに加えて、ソフトウェアのアップデートを監視し、ユーザに通知し、選択された場合はユーザの ISE 設定を最新のものに維持するために必要なファイルをダウンロードする新しい自動 Web 更新機能 (Automatic Web Update) を使用することも可能である。

グラフィカル ピン レイアウトと管理を簡単に行うことができる PACE (Pinout and Area Constraints Editor) ソフトウェアが強化され、新しい CPLD サポートも含んでいる。PACE は現在 HDL ソースデザインが存在する前にピン定義を入力する機能をサポートしており、PCB レイアウトに進む前にデザインを完了する必要性をなくしている。PACE は CSV (Comma-Separated Value) の双方向ファイル転送もサポートしており、PCB レイアウトデザインツールとのよりよい統合も可能となっている。

現在、複数の HDL や SDF ファイルをデザインのオリジナルな階層にマッチするように書き出す能力を使って、タイミングシミュレーションの間、より簡単なデバッグが実行可能となっている。

ザイリンクスのシリコンデバイスとソフトウェア：ASIC に代わる理想的な代替ソリューション
ソフトウェアとシリコンデバイスに関するザイリンクスのリーダシップは、ASIC から FPGA への移行を加速する要因の 1 つとなっている。顧客は不透明な市場の条件、急騰するNREおよびマスクコスト、さらには市場投入期間や製品寿命の短縮などの問題に直面して、よりフレキシブルで低コストなソリューションを求める傾向が強くなっている。新しいソフトウェア スイートは、Virtex-II Pro や Spartan-3 FPGA と組み合わされて、ユーザに対しては画期的な価格ポイント、デバイス集積度、および性能を提供し、設計者に対しては ASIC に代わる理想的な代替ソリューションを提供する。設計者は世界初の 90nm FPGA、最大 500 万システムゲートというザイリンクスの Spartan-3 ファミリを手軽に利用することができ、従来の ASIC にはつきものであった検証問題で頭を悩ますこともなく全体の設計時間とコストを大幅に短縮することが可能となっている。

さらにストラクチャード ASIC は、設計者に対して長い開発期間、高い開発コスト、柔軟性と低価格なソフトウェア ツールの不足、IP ライブラリが充分に準備されていないなど多くの問題を抱えている。これに対しザイリンクスは、ザイリンクス FPGA が本来備えている再プログラマビリティを利用してデザインのデバッグを加速し、全体のサポートコストを低減することによって、製品の市場投入をより迅速に行うことができる－など、設計者にとって優れたソリューションを提供することが可能である。

価格、評価版、プラットフォームおよび供給状況
ISE 6.1i は、Virtex-II Pro シリーズ、Spartan-3 シリーズの FPGA、および CoolRunner-II CPLD などを含む全ての最先端ザイリンクス製品ファミリをサポートしている。ISE ソフトウェア パッケージの全バージョンは、Windows 2000 と Windows XP をサポートしており ISE Foundation、ISE Alliance、および ISE BaseX はネイティブな RedHat Linux バージョン 7.3 および 8.0 をサポートしている。ISE Foundation とISE Alliance は Solaris もサポートしている。保守契約を結んでいる顧客は 9 月初めから ISE のアップグレードサービスを受けることができる。ISE の価格は $695 から。ISE WebPACK の 6.1i バージョンは無償ソフトウェアであり、2003 年 9 月半ばからダウンロードが可能になる。時間制限つきながら完全な機能を備えた ISE ソフトウェア評価版も無料で利用可能となっている。ISE に関するさらに詳細な情報は Web サイト www.xilinx.co.jp/faster から入手可能である。

ザイリンクスについて
ザイリンクス社 (NASDAQ:XLNX) は、プログラマブル ロジック ソリューションを提供する世界的なリーダである。1984 年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://www.xilinx.co.jp で公開している。