FOR IMMEDIATE RELEASE
2002 年 8 月 27 日

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最先端のプログラマブル ロジック ソリューションを提供しているザイリンクス (本社：米国カリフォルニア州サンノゼ) の日本法人ザイリンクス株式会社 (東京都新宿区西新宿 6-22-1、川上誠社長) は本日、世界最高速のプログラマブル ロジックおよびシステム デザイン向けデザイン ソフトウェアである ISE (Integrated Software Environment) ソフトウェア ファミリのバージョン 5.1i の出荷を開始すると発表した。同社は、これより 2002 年末までに、ISE シリーズ ソリューションをシステム デザインの領域まで拡大する一連のエンベデッド デザイン ツールとシステム レベル デザイン ツールを発表する予定である。これらの製品は、EDA パートナのデザイン ツールおよび手法と組み合わせて、同社の主力製品である Virtex-II Pro ファミリ Platform FPGA のシリコン性能の最適化が可能となる。

ザイリンクスはロジック デザインにおける実績のあるマーケットと技術のリーダシップを拡大し、プログラマブル システム デザインにおけるリーダシップの地位を確保している。プログラマブル システム市場は 2001 年の 26 億ドルから 2004 年の 60 億ドル近くに倍増すると予測されている急成長市場であり、FPGA とエンベデッド デザインがこの成長のほとんどを占めている (出典：ARM、Dataquest、IDC、ザイリンクスの各社の予測とレポート) 。Dataquest 社によれば、ザイリンクスは 2002 年度のワールドワイドの売上が、10 億 2 千万ドルの世界第 5 位 ASIC/PLD メーカであり、PLD 業界の 50% の市場を占め、その他の全競合メーカを合わせた売上合計をも凌いでいる。

PC2 Consulting 社の著名な業界専門家であり、Micro Design Resources 社の業界アナリストを務めた Cary Snyder 氏は、「ザイリンクスは EDA ツール業界に大きな貢献をしました。その 1 つの例を挙げると、IBM 社は Xilinx FPGA ブロックを搭載した次世代 ASIC に対して今回のツールの将来バージョンを使用します。さらに、ザイリンクス EDA ツールは、150,000 本を超えるインストレーション ベースを持ち、プログラマブル ロジック デザインでのデファクト スタンダードの一つとして広く行き渡っている」と語っている。

ザイリンクスの FPGA 製品担当の上席副社長であるリッチ・セヴィック (Rich Sevcik) は、「ちょうど 6 ヶ月前に、ザイリンクスはエンベデッド プロセッサ、ギガビット シリアル I/O、高度なバス構造などのハードウェア機能を持つプログラマブル プラットフォームにより、システム デザインの新時代を可能にしました。ザイリンクスは Virtex-II Pro プログラマブル システム プラットフォームを活用するため、EDA およびエンベデッド ソフトウエア、コ デザインのパートナと協力して、成熟した業界標準ハードウェアおよびソフトウェア フローと、技術革新的なハードウェア / ソフトウェアのコ デザインおよび検証技術を融合した完全な統合デザイン フローを構築しています」と述べている。

Virtex-II Pro シリーズの性能を引き出す「ASIC ストレングス」設計環境を提供する ISE 5.1i
ISE 5.1i では、ザイリンクスはデバイス集積度 4 万〜 800 万システム ゲートの Virtex-II Pro の能力を引き出す「ASIC ストレングス」デザイン ツールを提供する。昨年のソフトウェア リリース 4.1i に比べてコンパイル速度が 2 倍に向上 (毎分 100,000 ゲートから 200,000 ゲートに高速化)、デバイス最高動作周波数が 40% 高速化された。さらに、Virtex-II Pro のようなザイリンクス FPGA 製品の最新デバイス アーキテクチャ デバイスのデリバリーに数ヶ月前に先行して設計することができる。ISE 5.1i により、ロジック設計者は次のような新しい機能により低リスクで迅速にデザインを完成させることができる。

優れたプログラマブル ロジック デザインを築き、エンベデッドおよびシステム デザインをリード
プロセッサ、高速 I/O、メモリ、プログラマブル ロジック、その他のシステム IP を内蔵し、最新の製造プロセス技術で製造されるシングル チップのプログラマブル システムの出現により、プログラマブル ロジックは ASIC に代わるものとして、超広帯域のシステム オン チップ (SOC) デザインでの用途が拡大している。これまではカスタム ASIC の独壇場であった領域にプログラマブル システム デザイン分野も、その柔軟性と、少ない開発費 (NRE) により急速に FPGA 化が進行している。

設計者 (システム設計者、エンベデッド ソフトウェア設計者、ハードウェア設計者など) が複雑なデザインを効果的な管理を支援するために、ザイリンクスは新しいデザイン パラダイムを提供する。設計対象を記述するための高級言語のサポート、デザイン トレードオフを検討するためのプロファイリングと特性化、正当性を保証するためのデバッグ ツールと検証ツール、製品インプリメンテーションに対するコンパイラとオプティマイザ――これらの統合である。

リッチ・セヴィックは、「ザイリンクスが提供するこの『究極』プログラマブル システム デザイン方法は、オンデマンドのアーキテクチャ合成に基づいており、設計者によるシステム機能の高い抽象化レベルでの定義と、その後のシステム仕様を満たす広範囲なアーキテクチャ インプリメンテーションのデバッグ、合成、検証を可能にします。重要なことですが、最適なハードウェア インプリメンテーションを求めるためのデザインの検討と、元の仕様を変えることなく最適なコスト / 性能比を達成するためのハードウェア / ソフトウェアのパーティショニングの変更が可能となります」と述べている。

既にザイリンクスは DSP 用のシステム ジェネレータを発表しており、このシステム ジェネレータは、DSP システムをモデル化して、The MathWorks 社の Simulink ツールと MATLAB ツールをインターフェイスとして FPGA インプリメンテーションを行う。また、同社は物理合成については Synplicity 社と、エンベデッド デザインのサポートについては Wind River Systems 社と、エンベデッド Linux のサポートについては Monta Vista 社と、コ ベリフィケーションのサポートについては Mentor Graphics 社と、アーキテクチャ合成ツールの共同開発については、大手 EDA パートナとの提携を発表している。2002 年の末までに、ザイリンクスは一連のエンベデッドおよびシステム レベル ISE 5.1i ファミリと、オンデマンド アーキテクチャ合成およびフレキシブルなハードウェア / ソフトウェア パーティショニングを可能にする EDA パートナ デザイン ツールの出荷を予定している。

プログラマブル ロジックによりシステム デザインのギャップをブリッジする
ザイリンクスは本日の ISE 5.1i の発表により、プログラマブル ロジックによりシステム デザイン ギャップをブリッジすることを狙った「ASIC ストレングス」のデザイン ツールを出荷する。ザイリンクスのプログラマブル システム ソリューションは実績のあるシリコンをベースに構築されており、設計者はシリコン テスト妥当性の代わりにシステムのデザインと検証に専念することができ、デザインにかかる時間とコストを大幅に節約することができる。さらに、ISE を使って Virtex-II Pro FPGA をデザインすると、高度なハードウェア機能を利用できるツールを使用することができる。

インクリメンタル デザイン：インクリメンタル デザイン機能により、デザイン サイクル後期でも設計変更の影響を最小化でき、リスクなしの変更が可能になる。配置・配線が完了した後、ISE 5.1i のこの新しい機能により、配置・配線を固定して変更されないデザイン領域の性能を維持することができる。また、デザイン変更で影響を受ける領域のみを再インプリメントし、残り部分のレイアウト データを保持することにより、コンパイル時間も短縮する。速い全体のタイミング クロージャが可能となり、デザイン フローに使う時間が短縮化される。業界大手の各 EDA サプライヤは、ISE 5.1i のインクリメンタル デザイン技術をサポートする高度な合成技術を提供している。

Atrenta 社と Synopsys 社が提供する HDL コーディング スタイル チェッカにより、プログラマブル デザインのコーディング スタイルを検証してザイリンクス デバイスで最適性能を得ることができる。Atrenta 社の SpyGlass™ は、ザイリンクス FPGA に対する予測 HDL 解析を提供することにより、ISE 5.1i をサポートする。Synopsys 社の LEDAR ルールセットは、Virtex-II シリーズと Virtex-II Pro シリーズを含むターゲットのザイリンクス FPGA に対して使用可能なデザイン ルール数を倍増させている。ザイリンクス ISE を同社のパートナが提供する HDL コーディング スタイル チェッカと組み合わせて使用することにより、生産性が向上し、多くの場合のデザインの最適化に要する時間を短縮できる。

PACE (ピン配置および領域制約エディタ)：複雑なロジック デザイン フローに固有な生産性のボトルネックを解消するため、PACE はピンと領域の管理を簡素化する。すなわち、ドラッグ アンド ドロップによる I/O 割り当て、バスとグループのカラーコード化、差動 IO ペアの自動生成、自動電圧バンキング、広範囲なピン デザイン ルール チェックを行う。また、PACE はデザイン階層の維持、デザイン ルール駆動のフロアプランニング、内蔵領域チェック機能などの、最新のフロアプランニング ツールを提供する。

アーキテクチャ ウィザード：Virtex-II FPGA と Virtex-II Pro FPGA を最適活用するために、アーキテクチャ ウィザードは高度な機能に対するアクセスを提供する。例えば、デジタル クロック マネジャｰ (DCM) ウィザードと RocketIO マルチギガビット トランシーバ (MGT) ウィザードを使うと、ISE プロジェクト ナビゲータ内にあるダイアログ ボックスを使って DCM 機能と MGT 機能をグラフィカルに設定することができる。その後、ISE は編集可能なソース コードを HDL ソース ファイルに直接書き込んで、これらの高度な機能を設定し、制御する。アーキテクチャ ウィザードを使うと、correct-by-construction HDL コードが可能になり、これらの強力で柔軟なデバイス機能の設定に必要なすべてのプログラミング属性を習得する負担を軽減するため、デザイン サイクルを短縮することができる。この FPGA 機能に関連した発表の中で、ザイリンクスとケイデンスは、Virtex-II Pro デバイスの MGT によるデザイン用キットの発売を発表している。

マクロ ビルダ：マクロ ビルダは ISE フロアプランナ内からアクセス可能で、デザインの再利用を容易にする。顧客や IP ベンダは社内開発 IP の物理インプリメンテーションを入力することができ、タイミング クリティカルなブロックの配置情報を保持できるので、設計済みの高性能回路を確実に再現することができる。デザインの他の部分に対する変更は、マクロ性能に影響を与えないので、リスクなしでさらに変更することもできる。関連ニュースで、ザイリンクスは広範囲に使用されている ChipScope Pro™ ツールの最新リリースと市販品として最も広範囲なセットのオンチップ デバッグおよび検証ツールの出荷を開始することを発表している。

価格、プラットフォームおよび供給
デザイン ツールの ISE シリーズは、Virtex-II Pro Platform FPGA ファミリ、Virtex-II Platform FPGA、Spartan®-IIE、Spartan-II FPGA、XC9500™ および CoolRunner®-II CPLD などのすべての主要ザイリンクス製品ファミリに対するアーキテクチャ固有のデバイス サポートを提供する。ISE ソフトウェアは、Windows 2000、Windows XP、Solaris、Linux をサポートする。保守契約の有効なすべてのザイリンクス顧客向けには、ISE 5.1i アップグレードを 9 月に出荷する (日本語版は 11 月予定) 。ISE の価格は 695 ドルから提供され、ISE WebPACK の 5.1i バージョンは 10 月から Web サイトより無償でダウンロードできる。ザイリンクスがプログラマブル ロジックのデザイン プロセスを容易化する方法の詳細については、www.xilinx.co.jp/ise5 に掲載してある。

ザイリンクスについて
ザイリンクス社 (NASDAQ:XLNX) は、プログラマブル ロジック ソリューションを提供する世界的なリーダである。1984 年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://www.xilinx.co.jp で公開されている。