日本発表のプレス リリース

FOR IMMEDIATE RELEASE 2004 年 6 月 10 日

プログラマブル ロジック ソリューションの世界的リーダであるザイリンクス社は 6 月 7 日 (米国時間)、高性能フィールド プログラマブル ゲートアレイ (FPGA) 設計のための階層的フロアプランナおよび解析ソフトウェアのパイオニアとして知られる米国 Hier Design 社を買収したと発表した。

これはザイリンクスの FPGA 技術と、電子回路設計自動化 (EDA) パートナが保有するソリューションの組み合わせにより、プラットフォーム FPGA ベースのデザインに向けた、業界で最も包括的な設計手法とツールを顧客に提供するというザイリンクスの方向性を具体的に実行したことを意味している。Hier Design 社の EDA ツールはザイリンクスの FPGA を専門にサポートしており、デザイナが FPGA ベースの回路を容易に理解、変更、解析、設計を実行することができるように、階層構成の物理的デザインによる、論理合成からのフィードバックが少ない迅速なデザインフローを実現したものである。ザイリンクスは、Hier Design 社の PlanAhead™ システムとザイリンクスの ISE™ デザインツール セットの組み合わせは、現在市場で入手可能な FPGA デザインツールの中では最も迅速で最も包括的な統合化 FPGA デザインツールであるとしている。

買収の詳細については明らかにされていないが、買収額は 2004 年 4 月 3 日締めの同社 2004 年会計年度第 4 半期末時点でのザイリンクス総資産の 1 ％以下であると見られる。ザイリンクスは 2004 年 6 月末に買収を完了する計画である。現在、カリフォルニア州サンタクララの本社に所属している Hier Design 社の従業員の大半はそのままザイリンクスの従業員となり、ソフトウェア部門で働く予定である。

Hier Design 社の買収はザイリンクスが発表した全く新しいクラスの FPGA ファミリであるドメイン最適化プラットフォーム FPGA の発表に合わせたものである。ザイリンクスは、Virtex™-4 ファミリの FPGA アーキテクチャは、現在業界で量産化されている他の FPGA よりも集積度と性能で 2 倍以上優れたメリットを提供するとしている。革新的な ASMBL™ (Advanced Silicon Modular Block) アーキテクチャによって可能となった Virtex-4 製品ファミリは、複数の特定ドメインで最適化されたプラットフォームを有する世界初の FPGA ファミリであり、いずれの価格ポイントにおいても飛躍的な FPGA 性能を提供することができる。このような複雑さと組み込み能力を持つデバイスは新しい革新的なデザイン戦略を要求する。

Hier Design 社は、ザイリンクスが同社の初期投資者となった 2001 年の創設以来、ザイリンクスの Alliance EDA プログラマムのメンバとなってきた。すでに、PlanAhead ソフトウェアは GUI に直接配置配線コマンドを埋め込むことによりザイリンクスのデザインフローとのシームレスな統合化を達成しており、ザイリンクスの他のデザイン パートナからの合成結果も利用可能となっている。最近タイミング解析機能で強化された Hier Design 社のテクノロジは、最小の時間と労力で最高の設計結果を得ることができるようにザイリンクスの ISE デザイン環境に統合化される予定である。PlanAhead フロアプランナは現在、最新のザイリンクス Virtex-II™、Virtex-II Pro™、およびSpartan-3™ デバイスファミリをサポートし、多くの顧客により積極的に利用されている。また、今後 Virtex-4 ファミリをサポートすることも計画されている。

ASIC の領域への浸透
Virtex-4 ファミリのような高度に複雑なデバイスの導入、および Hier Design 社のツールによりサポートされる先進的なデザイン手法は、51 億ドルのプログラマブル ロジック市場を超えた ASIC の領域への移行、および 360 億ドルに及ぶ ASIC および ASSP 市場でシェア獲得を目指すザイリンクスの戦略をさらに強化するものである。有線および無線通信、ストレージ、マルチメディアといった高成長市場で働くシステム デザイナは、従来は ASIC や ASSP でしか実現できなかったアプリケーションに対してもコスト効率に優れた FPGA を適用することができるようになった。

新しい FPGA デザインが要求する新たなアプローチ
ザイリンクスの新しい Virtex-4 ファミリのような、最高 500MHz の動作、最大 20 万ロジックセル規模の 90nm プロセス FPGA は、時間がかかり予測不能な配線結果、配線の過密さ、超高集積度な回路、極度に制約される相互接続、クロックの複雑性、階層間にまたがるクリティカルパス、および設計性能の維持が困難など、様々なデザイン上の新しい問題を提示する。
PlanAhead フロアプランナは、デザイナに配置配線プロセスに対する先行的な洞察力を与えることによって設計手直しの回数と時間を短縮させる。また、クリティカルパスとモジュールをグループ分けして、接続性解析および使用率コントロールを用いて配線可能性を高めることも可能である。PlanAhead ソフトウェアは階層的でブロックベースの、そしてインクリメンタルなデザイン手法を提供し、デザイナが回路の一部分のみを変更して他の部分は手付かずのまま保存できるようにしてデザインの繰り返しを少なくする。

ISE について
ISE デザイン環境は、最も高速で最も完全な、そしてどこででも利用可能な統合化デザインツールを提供する。また、1 ゲート、1I/O ピンあたり最低のコストを実現する Spartan-3 FPGA ファミリや FPGA の中では最低のシステムコストを提供する Virtex-II Pro ファミリのような先進的なザイリンクスのソリューションの利用を可能とする。さらに、ISE 6 ソリューションは現在の市場で最速の性能を発揮する。ISE 6 ソフトウェアと Virtex-II Pro プラットフォーム FPGA を使用することにより、400MHz 超のクロック動作、最高 10Gbps のシリアル IO、最低のシステムコスト、そして最高の性能を達成することが可能である。

ザイリンクスについて
ザイリンクス社 (NASDAQ:XLNX) は、プログラマブル ロジック ソリューションを提供する世界的なリーダである。1984 年に創立され、米国カリフォルニア州サンノゼに本社を持つ。日本においては、1989 年にザイリンクス株式会社を設立し、FPGA および CPLD 製品とその開発支援システムの販売とサポートを積極的に行っている。同社についての詳細な情報は日本語対応ホームページ http://www.xilinx.co.jp で公開している。

Hier Design 社について
2001 年に創設された Hier Design 社は EDA 産業界のニューフェースであり、特定用途向け IC (ASIC) から高速で高度な複雑性を持った FPGA への移行を加速させる新しい設計手法の開発により次世代 EDA システムへの橋頭堡を築いた会社である。本社はカリフォルニア州サンタクララ市にある。(2350 Mission College Boulevard, Suite 850, Santa Clara, Calif. 95054、Telephone: (408) 982-8240. Facsimile: (408) 982-3838. Email: info@hierdesign.com.) 詳しい情報は Hier Design 社の Web サイト http://www.hierdesign.com で見ることができる。