デザイン セキュリティの向上

CoolRunner-II CPLD はパターン盗用を防止するため、これまでにない優れた 4 レベルのデザイン セキュリティを備える唯一のデバイスです。

• リードバックでプログラミング中の上書きやパターン盗用からデザインを保護
• オンチップの 4 つの新しいセキュリティ レベルにより、コンフィギュレーション パターンを電気的または視覚的な検出を防止
• 電気的まはたレーザー改ざんによって、デバイスは自動的にロック ダウン
• 保護機能はデバイスの深部にあるため、事実上検出不可
• セキュリティ アプリケーションにおける CoolRunner-II (PDF)
• CoolRunner-II CPLD を使用した FPGA IP の保護 (PDF)

DataGATE による信号阻止

CoolRunner-II アーキテクチャおよびすべてのデジタル コアは多大な消費電力を必要とするアナログ センス アンプを使用する旧来の CPLD テクノロジと比べてさらに消費電力を抑えることができます。

• 入力信号のブロックし、信号のスイッチを停止させることで消費電力を低減
• 消費電力管理 (デューティ サイクル、クロック入力、入力ピン)
• 活線挿抜時の入力ピンのブロック
• デバッグに伴うラッチと同時に発生するロジックやスナップショットのセクションをブロック
• デバイス内に保存された様々なコード上へのアクセスのブロックによるセキュリティの向上
• FZP テクノロジの採用により低消費電力の標準として認められている
• DataGATE によって CoolRunner-II がシステム全体の消費電力へ与える影響をきわめて少なくできる -- ほかの CPLD にはない性能

図 1

DataGATE はバッテリ寿命を飛躍的に延長

複数の I/O バンク

CoolRunner-II の高度な I/O インターフェイス機能により、広範な製品アプリケーションにおけるシステム コネクティビティのあらゆる側面に完全に対応します。

• 信号レベルが異なる 2 つのインターフェイス間の通信が容易
  • 差動バス インターフェイス I/O 電圧レベルを含む
  • ペリフェラル デバイスの電圧変換
  • マイクロコントローラへのメモリ
  • ワイヤード インターフェイス間の通信
  • CoolRunner-II の I/O 特性 (PDF)

図 1

CoolRunner-II CPLD では複数のシステム統合が可能

500mV の入力ヒステリシスおよびプログラマブル グランド

入力ヒステリシスにより、外部コンポーネントを最小限にした設計が可能となります。CoolRunner-II CPLD では入力を用いてクロックを作成したり、入力信号を急峻にするための外部バッファが不要になるなど、次のような柔軟性があり、効率的な機能を提供します。

• ノイズ耐性の向上
• 消費電力の削減
• 優れたシグナル インテグリティ

図 1

ヒステリシス (シュミット トリガ) 入力

Clock Divider

Clock Divider は、決まった値でクロックを分周することで消費電力を抑えるものです。CoolRunner-II CPLD は、クロック管理ソリューション全体の簡単なインプリメントを可能にする優れたクロック管理機能を設計者に提供します。

• マクロセルを用いずに、確実にクロックを分周
• デューティ サイクルの改善
• 高集積度で使用可能 (128 マクロセル以上)
• 非常に短い遅延...通常 50ps!

Clock Doubler

Clock Doubler は 内部クロック速度を倍増して、パフォーマンスを向上させます。 これはマクロセルごとに選択可能で、DDR (ダブル データ レート) メモリ デバイスに理想的です。

• 内部クロック速度を最大 400MHz まで倍速
• 各マクロセルで使用可能

CoolCLOCK

CoolCLOCK は Clock Divider と Clock Doubler を組み合わせたもので、入力クロックを 2 分周した後、出力レベルで 2 倍にすることで 内部の消費電力を削減しながら同一パフォーマンスを維持します。

• Clock Divider と Clock Doubler を組み合わせたもの
• 入力クロックを 2 分周
• クロッキングの総電力を削減

DualEDGE フリップフロップ

DualEDGE フリップフロップ性能により、任意のデザインで、そのデバイスのバンド幅制限まで同期動作レートの効率性を高めることができます。つまり、任意のデザインを 2 倍のクロック レートで動作させること、あるいは 1/2 の外部クロック周波数で同じ量の処理を実行させることが可能となります。

• 分周クロックをグローバルに分散し、 マクロセルでローカルに倍速
• ダブル データ レート アプリケーションでは 2x クロッキングを使用
• 追加の遅延挿入なし
• CoolRunner-II CPLD でサポート

複数の I/O 規格

チップ間およびチップとメモリ間のインターフェイスを容易に作成できるため、システムから不連続なインターフェイス デバイスが削除でき、これによってメモリが節約されてシステムの信頼性が向上します。

• 標準的なチップ間インターフェイス用のLVTTL および LVCMOS
• 標準的なチップとメモリ間インターフェイス用のSSTL および HSTL

図 1

I/O パフォーマンスと柔軟性 (*1.5V 入力はヒステリシスが必要)

小型フォーム ファクタ パッケージング

ザイリンクスは、最新の 2 種類の小型 フォーム ファクタ パッケージである Quad Flat no-lead (QF) パッケージをチップ スケール パッケージ (CP) に提供しています。

• ボード スペースを最大限に節約
• より低コストの QF32 パッケージで必要なボード スペースは 25mm2 のみ
• ボード配線を簡潔にし、エンド プロダクトのサイズを縮小
• 可能な限り小さいスペースに 32 または 64 のマクロセル CPLD を搭載することが要求されるハンドヘルドおよびその他のスペースに制限のあるアプリケーションに最適

CoolRunner-II が提供する最新の 0.5mm ピッチの QF および CP パッケージは、コストを抑える最も幅広い選択のための 21 から 117 までの の1.8 ボルトでの小型フォーム ファクタ パッケージです。 CoolRunner-II は、最新の 0.5mm ピッチの QF および CP パッケージを、1.8V、I/O 数が 21 ～ 117、低コストで小型フォーム ファクタ パッケージである提供されています。

図 1

QF32、CP56、QF48 および CP132 CoolRunner-II パッケージはポータブル、ASIC fix およびその他サイズに制限のあるアプリケーションに必要となります。

表 1

CPLD パッケージ オプション (最大 I/O は括弧内に記載)