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ISE Design Suite のパーシャル リコンフィギュレーション

Vivado Design Suite のパーシャル リコンフィギュレーション機能についてはこちらをクリック

パーシャル リコンフィギュレーションは、パーシャル ビット ファイルをダウンロードしてロジック ブロックを動的に修正する機能で、そのほかロジックは中断せずにそのまま保持できます。ザイリンクスのパーシャル リコンフィギュレーション テクノロジでは、動作中に機能を変更でき、リンク全体のリコンフィギュレーションと再確立が不要なため、FPGA が持つ柔軟性が劇的に高まります。パーシャル リコンフィギュレーションを使用することで、デバイス数を少なくしたり、小規模デバイスへ移行することができ、電力の削減とシステム強化が可能になります。必要なときにいつでも必要な機能をロードできるため、シリコンをより効果的に使用できます。

パーシャル リコンフィギュレーション ソフトウェア

ISE® (ISE Design Suite version 12.1) に導入されたソフトウェア アプローチは、パーシャル リコンフィギュレーションの新時代を象徴しています。FPGA 全体の動作を継続したまま、一部分をリコンフィギュレーションするためにロックを解除する機能がソフトウェア ツールに追加されました。このソリューションは、以前の生成結果を厳密に保持するパーティション機能を活用します。  PlanAhead デザイン環境を利用すれば、デザインのアセンブリ、制約、インプリメンテーション、および検証がより簡単に行えます。

ISE Design Suite のパーシャル リコンフィギュレーション フローには、次の特徴があります。

  • 柔軟な作業環境
    • GUI をサポートする PlanAhead™
    • コマンド ラインによる既存のバッチ ファイルのサポート
    • 不完全なモジュールの削除ができるブラックボックス サポート
  • ユーザー制御
    • ユーザーがインプリメント、インポート、およびエクスポートの時期を決定
    • インポート済みのパーティションに影響しないインプリメンテーションの変更オプション
    • Floorplan 機能で、再コンフィギュレーションされるリソースを判断
    • パーティション情報は ASCII (xml) ファイルに保存
  • 低レベルの詳細は、ソフトウェアで判断
    • ツールがパーティション インターフェイスを自動管理
    • デザイン ルール チェック (DRC) がデザイン構造やコンフィギュレーションを検証
    • 標準のタイミング クロージャー技術が適用される
    • 専用のシリコン機能へ簡単にアクセス可能

パーシャル リコンフィギュレーションは、ISE Design Suite で使用できる機能の一部です。価格情報と注文情報については、ザイリンクス販売代理店までお問い合わせください。

大学関連の教授および研究員の方は、ザイリンクス ユニバーシティ プログラム (XUP) からライセンスを取得できます。 ライセンス取得に必要な要件および手続きの詳細は、こちらをご覧ください。

テクノロジの主な利点

  • デザイン機能の時分割多重化により、ソリューションの柔軟性が向上
  • 時分割機能により、FPGA のサイズと個数 (つまりコスト) が低減
  • オンデマンド方式でファンクションをロードすることにより、ダイナミック消費電力が削減

ソフトウェアの主な特長

  • 優れたパーティション テクノロジによりデザイン全体のインプリメンテーションをサポート
  • デザイン全体の制約入力、タイミング解析と検証を支援
  • Virtex-4、Virtex-5、Virtex-6、Virtex-7、Kintex-7、Artix-7 FPGA ファミリ、Zynq®-7000 All Programmable SoC ファミリをサポート