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PlanAhead デザインおよび解析ツール

システム パフォーマンスの目標達成をサポートする、より高速かつ効率的なデザイン ソリューションです。

PlanAhead™ は、改善された新しいユーザー インターフェイスとプロジェクト管理機能を使用して、RTL からビットストリーム生成までの設計フローをサポートします。また、インプリメンテーションおよびタイミング結果を表示できるため、主要なロジックを容易に解析でき、フロアプラン、制約の変更、およびさまざまな合成およびインプリメンテーション設定を用いて、最終的にデザイン パフォーマンスを向上させることができます。広範囲に及ぶデザインの探究および解析機能により、RTL コーディング、合成、およびインプリメンテーション間の最適なトレードオフが実現します。

ISE Project Navigator に統合されたことによって利用し易くなった PlanAhead ソフトウェアは、フロアプラン、複数インプリメンテーションの実行、階層デザイン、高速タイミング解析、およびブロック ベース インプリメンテーションを提供してロジック デザイン フロー手法をさらに充実させるため、デザインの可能性を最大限に引き出すことができます。

PlanAhead では ChipScope Pro™ デバッグ コアの作成および挿入を容易かつ便利にする手法を提供しており、オンチップ検証プロセスが単純化されます。

RTL、IP、EDK、および DSP のデザイン入力 CORE Generator の統合によってザイリンクス IP カタログへのアクセスなど、Verilog または VHDL のいずれかを使用した RTL デザインの作成および検証を行う総合環境を提供します。 PlanAhead の RTL テクノロジ ビューでは、RTL ソースを簡単に作成/変更でき、その後すぐに回路図ビュー、リソース ビュー、電力概算を確認できます。合成の実行管理は、XST を統合することで解決できます。
Xilinx Platform Studio (XPS) デザインや System Generator for DSP デザインを統合できます。  .xmp および .sgp のソース タイプを利用して、プロジェクトに XPS および DSP サブシステムを作成して追加します。そのほかにも、ISE® ツール プロジェクトを PlanAhead デザイン ツール プロジェクトへインポートして変換したり、また合成およびインプリメンテーション フロー ツールにおいて適切に XPS ツールからファイルを生成することも可能です。
デザイン検証 ISE シミュレータ が統合されているため、デザインのさまざまな段階において HDL コードや IP のビヘイビアおよびファンクションを検証できます。また PlanAhead では、プロジェクト設定のターゲット シミュレータとして Mentor Graphics 社のシミュレータも選択でき、それぞれ独自のプロパティ設定を持つ複数のシミュレーション ファイルセットが可能です。エリアごとに異なる (使用されるテストベンチなど) 複数のシミュレーション コンフィギュレーション、または異なるシミュレーション プロパティを同時に作成して保持します。
ピン プランニングの単純化 I/O ポートの物理的パッケージ ピンへの割り当てが全自動または半自動化されており、複雑なピン割り当てが単純になります。
合成およびインプリメンテーション HDL を検証するためのツールやツール オプションがあり、またデザイン クロージャを達成するためのフロアプランの実行が可能です。複数インプリメンテーションの実行を管理して、工場出荷時に定義またはユーザーにより定義されたストラテジに基づいた複数のインプリメンテーションを実行できます。Linux 環境では、リモート ホストで並行してインプリメンテーション可能です。
デザイン解析、フロアプランニング デザイン クロージャ達成をサポートする優れた機能があります。デザイン解析、あるいはタイミング エラーや DRC などの問題を追跡するのための包括的なクロスプロービング機能が付いた GUI があるため、回路図、ネットリスト、および制約画面へ戻って検証できます。このため、pblock (エリア グループ) やセル インスタンスのロケーション制約など物理的な制約を検証できます。
デザインのデバッグ ChipScope Pro を統合し、ChipScope Analyzer ツールと連携して機能するロジックを挿入できるため、デバイス上でデザインを実行する際のロジック解析やデバッグが容易になります。
階層的なデザイン方法 デザインの保持フローのサポートを含む、ISE インプリメンテーション ツール用の階層的なデザイン フローを制御するグラフィカル ユーザー インターフェイスを装備しています。「デザイン保持」機能を利用することによって、クリティカルな部分をインプリメントした後に、その部分を「保持」してデザインの他の部分で反復使用できます。これにより、以降のロジック開発でその重要なロジックが改変されることがありません。チーム ベース デザインは、デザイン保持フローに基づいて構築されるため、異なるデザイン チームが並行してモジュールをインプリメントし、複数のチームが実行したトップレベルを統合およびアセンブリしてデザインを完成させることができます。
シグナル インテグリティ デバイス ファミリに基づいてピン配置の同時スイッチング ノイズ (SSN) や同時スイッチング ノイズの加重平均 (WASSO) の解析機能を装備しています。開発者は FPGA の出力ピンでのグランド バウンスの量をより簡単に制限し、FPGA が駆動するほかのデバイスの誤作動を回避できます。
タイミング解析 配置配線の実行前に配線遅延を概算する、柔軟性の高い統合タイミング アナライザを装備しています。この機能は、デザイン完了のさまざまな段階で多様なモードで使用できます。配線遅延を早期に概算でき、フロアプラン、詳細な配線追跡、デバッグ、および制約割り当てを支援します。
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