ISE™ Design Suite 12 は、自動化されたインテリジェントなクロックゲーティング技術を FPGA デザインに初めて採用しました。この機能によって、不必要なロジック アクティビティを自動的に無効にし、ダイナミック消費電力を最大 30% 削減します。非効率なダイナミック電力消費の主要因となる不必要なロジック アクティビティを、独自のアルゴリズム セットで自動的に識別して無効にします。これらのアルゴリズムは、Spartan™ 6 や Virtex™ 6 FPGA に備えられている豊富なクロック イネーブル (CE) を利用します。各 CE は、基本クラスタであるスライスに接続され、制御するレジスタが少数 (8 つのみ) であるため、消費電力の最適化に理想的です。さらに、アルゴリズムは、BRAM の専用イネーブルも使用できるため、ダイナミック電力を削減することも可能です。
クロックゲーティングで FPGA の不必要なスイッチングを抑制するのは新しい発想ではありませんが、 FPGA にインテリジェントできめ細かいクロックゲーティングを行い、30% ものダイナミック消費電力削減を実現するのはまったく新しい技術です。
ISE Design Suite 12 は、配置配線アルゴリズムと統合されて、インテリジェントなクロックゲーティング最適化を提供する唯一のツールです。この最適化の方式では、既存のロジックやデザインの処理も、クロック配置も変更しません。以前のロジックとは別に追加のロジックが作成され、元のデザインに平均 2% の LUT が追加されます。ほとんどの場合、最適化によるタイミングへの影響はありません。
