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チーム デザインとは、合成やインプリメンテーション中に同じデザインを複数のエンジニアたちが並行して作業することを可能にするフローです。FPGA デバイスの規模が拡大すると、開発者のチームが必要になります。複数のエンジニアが HDL を開発するだけではなく、デザイン全体の合成やインプリメンテーションを担当するインテグレーターを置くこともあります。また、チームが複数の国にまたがり、複数の地域で複数の企業がデザインの一部を手がける場合は、さらに課題が多くなります。ISE® 14.1 リリースに新たに導入されたザイリンクスのチーム デザイン フローは、まさにこのような問題を解決するための機能です。

チーム デザイン ソフトウェア

チーム デザイン フローでは、パーティションというインプリメンテーション機能を活用することにより、以前作成されたインプリメンテーションの結果を、デザイン保持フローとほぼ同じ形で、正確に (配線レベルまで) 保持できます。このフローは、1) 最初のデザイン設定、2) 各チーム メンバーによるインプリメンテーション、3) チーム全体のモジュールを最終デザインにアセンブルするという 3 つの段階から成ります。まず、最初のデザイン設定段階でフレームワークが提供されます。各チーム メンバーは、このフレームワークに沿って、トップ レベルのデザインに即しながらも、ほかのチーム メンバーから独立して、担当部分のデザインをインプリメンテーションできるようになります。デザイン サイクル中に一定の間隔で、各チーム メンバーによるインプリメンテーション結果を使用して、全体のデザインをアセンブルできます。

  • 柔軟な作業環境
    • GUI をサポートする PlanAhead™
    • コマンド ラインによる既存のバッチ ファイルのサポート
    • 不完全なモジュールの削除ができるブラックボックス サポート
  • デザイン保持の全機能が使用可能
  • 信頼できるパーティション テクノロジにより完全なチーム デザインをサポート
  • Artix®-7、Zynq-7000、Virtex®-7 FPGA ファミリ、Virtex-4、Virtex-5、Virtex-6、Kintex®-7、Spartan®-3、Spartan-6 デバイス ファミリをサポート
  • チーム デザイン フローによって、複数の開発者が並行して 1 つのデザインの作業ができる。
  • 完了した 1 ~ 2 個のモジュールのインプリメンテーション結果を早い段階で得られる。エンジニアは、チームのほかのメンバーの結果を待たずに、担当部分のデザインをインプリメンテーションできる。
  • タイミングに関する問題の解決が容易になる。各自が担当部分のデザインをインプリメンテーションするだけで、チーム メンバーのタイミングを合わせることができるため、問題をデザインの小さな部分に限定し、ランタイムを短縮すると共に、問題の数を減らすことができる。
  • 1 つのモジュールに微細な変更を加える場合、ランタイムを短縮できる。デザインが収束した後、変更したモジュールのみをインプリメンテーションするだけで済み、ほかの部分は保持できる。