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包括的な設計手法

UltraFast 設計手法概要

ザイリンクスは、システム性能を最大化し、リスクを減らし、迅速かつ予測可能な設計サイクルを可能にするために、プログラマブル業界初の包括的な設計手法を提供しています。経験豊富なユーザーの皆様からベスト プラクティスを収集し、それらを精査して信頼性できる設計ガイドライン「UltraFast™ 設計手法」を完成させました。

ザイリンクスは、包括的な UltraFast 設計手法ガイドを作成し、主な原則、すべきこと/してはいけないこと、ベスト プラクティス、陥り易い間違いの回避などについて説明しています。トピックの中には、使用事例を用いて説明しているものもあります。提供する設計手法は、ユーザーの皆様の経験およびザイリンクスの社内および社外で開発した経験に基づいた結果です。

ザイリンクスは、アライアンス メンバーで構成されたエコシステムと連携して、彼らのツールや IP にも UltraFast 設計手法を組み入れるようにしています。 すでに多くのザイリンクス プレミア/認定アライアンス メンバーは、UltraFast 設計手法を高く評価し、さらなる設計生産性の向上を目指しています。

新たにリリースされた『UltraFast 高生産性設計手法ガイド』(日本語版)は、こちらからダウンロード可能!

 

ザイリンクスは、Vivado Design Suite HLx Edition 向けの『UltraFast 高生産性設計手法ガイド』 (日本語版)を提供しています。最先端技術に取り組むザイリンクスの顧客たちが 3 年の期間を経て、遂に C および IP ベースの設計技術と手法を開発しました。これらの技術と手法は HLx Edition に導入されており、従来のアプローチより 10 倍 ~ 15 倍の生産性向上を実現できます。UltraFast 高生産性設計手法ガイドの主な内容は次のとおりです。

  • 製品に差別化をもたらす有益な IP 用にパラレル開発フローを使用する
  • C ベースの IP 開発フローを最大限に活用して、RTL シミュレーションよりはるかに高速なシミュレーションを提供し、適切なタイミングかつ最適化された RTL を提供する
  • 既存の検証済みプラットフォーム、ブロック、およびコンポーネント レベル IP を使用して、素早くシステムを構築する
  • スクリプトを使用して、精密なデザイン検証から FPGA のプログラミングに至るまでのフローを自動化する

開発者ゾーン

設計時間を短縮し、デザインの拡張性と再利用にも対応できることを目指す FPGA 設計者向けに、ザイリンクスは C ベースのデザイン アブストラクションからプラグアンドプレイ IP に至るまで、包括的なソリューションを提供しています。これらを使用することによって、ハードウェア開発、システム レベルの統合、およびインプリメンテーションでのボトルネックに対応できます。

トレーニング コース

ザイリンクスの FPGA およびエンベデッド デザイン トレーニングは、今すぐ設計をスタートするために必要な基礎知識が身につくハンズオン コースを提供しています。このプログラムは、FPGA テクノロジを使用し始めたばかりの設計者および複雑なコネクティビティ、デジタル信号処理またはエンベデッド ソリューションなどの開発に携わる、FPGA 設計の経験者すべてを対象としています。トレーニング クレジットに関する詳細は、お近くの販売代理店へお問い合わせください。 詳細

Vivado HLx QuickTake ビデオ チュートリアル

ザイリンクスは、ISE ソフトウェア ツールから Vivado® Design Suite への移行において、ユーザーに役立つ情報を提供する QuickTake ビデオ チュートリアルを展開しています。Vivado® Design Suite は、全く新しいタイプのソリューションであるため、従来の技術知識に頼ることはできません。ザイリンクスは、ユーザー ガイドを熟読、またはソフトウェア対話形式のチュートリアルを実行する十分な時間のない方のために、学習効率のよいビデオ チュートリアルを提供しています。 詳細