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インプリメンテーションを加速

今日の FPGA アーキテクチャは、16nm まで微細化した最先端シリコン ノードを採用しているので、設計者は、多くのロジック機能を統合できると同時に非常に高い性能を実現できます。  また、これらの製品開発においては、「迅速な市場化」が成功の鍵となります。つまり、設計者は目標とする性能を実現するために、素早くタイミング クロージャを達成する必要があります。  デザイン サイクルのインプリメンテーション フェーズを加速するには、次の 3 つの要素を取り入れる必要があります。

  1. 合成、配置、配線、物理的な最適化を行うためのクラス最高のコンパイル ツール
  2. シリコン デバイスの性能を最大限に引き出すことができる設計手法

Vivado 統合設計環境には、性能、ランタイム、およびメモリ消費において非常に優れたメリットをもたらすインプリメンテーション ツールがあります。これらについては、のちほど詳しく説明します。最高のツールでも、実際のデザインではいくつかの課題に直面します。したがって、より大規模でより高性能なデザインを素早く完成させるためには、設計手法の利用が不可欠です。ザイリンクスは、『UltraFAST 設計手法』 (UG949) でさまざまな設計手法を紹介しています。これらの設計手法の中心となるのは、Vivado で利用できる世界最高クラスの解析機能とレポート機能です。設計者はこれらのレポート結果に基づいて、回路図ビューやデバイス ビュー、さらにはオブジェクトが推論されている RTL コード内の適切な行に対してクロスプローブを実行できます。タイミング解析エンジンには、高度にカスタマイズ可能なクエリがあり、タイミング クロージャ問題をデバッグできます。インプリメンテーションの加速に役立つ重要なレポートを次に示します。

  1. メソドロジー チェックおよびデザイン ルール チェック (DRC)
  2. クロック ドメイン クロッシングおよびクロック インタラクション レポート
  3. タイミング制約ウィザード (クリーンな制約を作成)
  4. デザイン解析レポート (デザインの複雑性/密集度を把握)
  5. コントロール セット レポート
  6. パイプライン解析 (パイプライン段数を追加した場合の Fmax 改善を評価)

Vivado® Design Suite に含まれる解析的配置配線ツールでは、タイミング (T) のほかに密集度 (C) や配線長 (W) など、インターコネクトに関係する要素も同時に最適化して、より正確に予測できるデザイン クロージャを実現します。この配置機能によって、Vivado Design Suite は次世代設計環境として注目されています。次の図は、Vivado Design Suite で解析的に解いた多変数のコスト関数の例を示しています。

図1 多変数で最適化

競合ソリューションの場合は、ランダムに初期配置を実行し、その後ランダムに遷移して大域的な極小値 (この場合、タイミング コスト) を見つける方法を使用するアニーリング法を採用しています。この場合、密集度などの局部的な測定値を考慮することができません。唯一 Vivado Design Suite だけが最新デバイスの密集度やインターコネクト遅延を考慮します。

図2 従来の配置配線アルゴリズム

インプリメンテーションが 4 倍高速

Vivado Design Suite では、1 日に実行できるインプリメンテーション回数が通常より多く、また不要なインプリメンテーショをすべて省くことができるため、インプリメンテーション プロセスの効率がアップします。Vivado の解析的配置ツールは、競合ソリューションよりランタイムが 4 倍高速化し、半分のメモリ フットプリントで実現します。

図3 上図では、優れたランタイム効果と Vivado 配置配線エンジンの予想可能ビヘイビアの両方をハイライトしています。ランタイムは、その他の同等ソリューションより最大 4 倍も速くなり、結果の相違が小さいため、少ないイテレーション (反復) でデザイン クロージャを達成できます。

デバイス使用率が 20% 改善

競合ソリューションと比べて、Vivado Design Suite のランタイム効果は、次のように定義されたデザインの複雑性が増すほど顕著に表れます。

  • 配線の複雑性 : デザインの密集度を測定する基準となります。一般的に、配線の複雑度はデザイン内のネットの平均ファンアウト数に伴って増加します。

  • システム ロジック セル密度 : デザインのロジックをインプリメントするために使用したデバイスのリソース使用率です。
    インプリメンテーション中に、ツールによって余分なルートスルー リソースが使用される場合があります。
    このため、「システム ロジック」セル密度は、「全体的な」リソース使用率より低くなる可能性があります。

Vivado の解析的配置配線ツールは、密度 (配線長)と配線可能性 (密集) を最適化するインプリメンテーション ソリューションを数学的に見つけ出します。したがって、次のような優れた結果をもたらします。

  • Vivado では、デザインの複雑性に応じて、ランタイムやデバイス使用率の効果がある
  • Vivado では、より複雑なデザイン配線が可能。つまり、競合ソリューションより 20 % 以上のデバイス密度が可能 (競合ソリューションではアルゴリズムの限界に達する)

図4 競合ソリューションと比較した場合、デザインの複雑性が増すほど Vivado のランタイム効果が向上しています。

この図では、例示目的として Ethernet Media Access Controller を使用しました。徐々に Virtex UltraScale® VU095 FPGA デバイスを埋めるため、デザインを繰り返しスタンプして、最も近い競合の 1,115,000 LC 製品と比較しました。

図5

Vivado がデバイス使用率を向上させることができる理由を示しています。

ザイリンクスの UltraScale™ アーキテクチャには、完全に独立したLUT があるため、Vivado を使用して非常に高いデバイス使用率で配線できます。ソフトウェアでは 99% の LUT 使用率まで実行できますが、それでもデザインを配置配線してタイミングを満たすことができます。一方、競合の LUT デバイス使用率は 100% まで実行できません (この例では 64% で終了)。デバイス内のすべての LUT を使用する前に配置配線ができなくなります。実際、これらの物理クラスタでは、一方の LUT だけを使用して、もう一方を未使用のままにするといった制限があることを考慮すると、競合の LUT 利用率が十分なレベルに達しないことは当然と言えます。

要するに、Vivado の配置配線ツールは、密度や複雑性に対応するように設計されており、ユーザーがより多くのロジックを 1 つのデバイスに含めることができるように高い LUT 使用率を可能にします。ロジック セル (LC) 数に関して同等サイズのデバイスを比較した場合、ザイリンクスの UltraScale FPGA は Vivado の最先端アルゴリズムを使用することで、より多くのロジックを含めることができます。

最大 3 スピード グレード分の性能メリットを実現

性能は、Vivado の解析的配置配線が最適化を行う 3 つの変数 (タイミング、密集度、配線長) に依存します。

ランタイム比較の場合と同様、上図のベンチマーク スイートは、7 シリーズ デバイスにおいて、デバイスの複雑性が増すにしたがって性能効果が向上することを示しています。シンプルなデザインから中レベルの複雑性を持つデザインの場合、性能効果は次のとおりです。

  • Virtex®-7 : 最大 2 スピード グレード
  • Kintex®-7 : 3 ~ 5 スピード グレード
  • Artix®-7 : 1 ~ 3 スピード グレード

図6 デザインの複雑レベルに応じた Vivado の性能効果を示しています。

前述したとおり、複雑なデザインには Vivado Design Suite が唯一のインプリメンテーション ソリューションとなり、競合ソリューションではアルゴリズムに限界があります。

消費電力を 35% 削減

Vivado の解析的配置配線ツールは配線長を短くするように最適化するため、デザインは本質的にダイナミック消費電力を抑えることができます。また、Vivado の電力最適化機能 (デフォルトとアドバンス) に加えて、技術的およびアーキテクチャ的な電力最適化テクニックを使用することによって、7 シリーズ デバイス ファミリはそのほかのソリューションより 35% の省電力効果を発揮します。

図7 1 対 1 のアプリケーションベンチマーク : 同じ性能で比較した場合、平均して 35% の省電力効果を示します。

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