検証とデバッグ

Vivado IDE のハードウェア マネージャーを使用することで、デバイスをプログラムし、ビットストリーム生成後にデザインをデバッグすることが可能になります。ハードウェア マネージャーを使用すると、ユーザーは 1 つまたは複数の FPGA デバイスを含むハードウェア ターゲットを接続してプログラミングし、Tcl または GUI インターフェイスを介してロジック アナライザー、シリアル I/O アナライザー、メモリ キャリブレーション デバッグなどのデザイン内のデバッグ IP と相互作用できます。

• FPGA 用デバイス プログラマ、コンフィギュレーション メモリ デバイス、eFUSE AES キー/レジスタ
• Tcl スクリプトのサポートによりデバッグが自動化
• hw_server とザイリンクス仮想ケーブル (XVC) を使用するネットワーク経由のリモート デバッグ (XVC)

Vivado は、実装済みデザインのインシステム ロジック デバッグを簡単に実行できるさまざまなデバッグ IP およびツールを提供します。

• ILA –イベントでトリガーを生成し、内部信号からのデータをキャプチャするために使用
• System ILA - AXI インターフェイスのトランザクションレベル デバッグに使用
• VIO – 内部信号の監視および駆動に使用
• JTAG-to-AXI – Tcl による AXI インターフェイスとの直接相互作用に使用

Vivado は、FPGA トランシーバーをすばやくかつ簡単にデバッグおよび最適化する方法を提供します。カスタマイズ可能なデバッグ IP (IBERT) や Vivado シリアル I/O 解析ツールがあり、これらを併用することで、複数チャネル上のビット誤り率 (BER) 測定や 1D/2D アイ スキャンを実行でき、またシリアル I/O チャネルがシステム内のその他の機能と相互作用中にリアルタイムにトランシーバー パラメーターを調整できます。

トランシーバーの PMA 評価機能とデモンストレーション用に設計された IBERT コアには、データ パターン ジェネレーターおよびチェッカー機能も含まれており、トランシーバー DRP ポートへのアクセスもサポートされています。FPGA 内に IBERT コアが実装されると、Vivado シリアル I/O 解析が IP と相互に作用するため、ユーザーはリンク (ボード上のチャネルに類似) を確立し、スキャンを実行して結果をグラフィカルに表示することによって、リンクのマージンを解析できます。

メモリ キャリブレーション デバッグ ツールを使用すると、メモリ インターフェイス (DDR4/3、RLDRAM3、QDRII+、および LPDDR3) のキャリブレーションまたはデータ エラーをすばやくデバッグできます。ユーザーは、ハードウェア上で動作中のデザインのコア コンフィギュレーション、キャリブレーション ステータス、メモリ インターフェイスのデータ マージンをいつでも表示して解析できます。

ザイリンクス仮想ケーブル (XVC) ソリューションは、JTAG ケーブルのように機能し、物理ケーブルを使用せずに FPGA または SoC デザインにアクセスしてデバッグを可能にする TCP/IP ベースのプロトコルです。XVC ソリューションは、ハードウェア コンポーネントとソフトウェア コンポーネントで構成されています。

ChipScopy は、デバイスのプログラミング、通信、およびデバッグを可能にする Versal 専用の Python API です。高水準の Python 関数を使用して、TCF サーバーの接続、デバイスのプログラミング、メモリの読み出し/書き込み、ILA データのトリガー/キャプチャ、VIO レジスタの読み出し/書き込みが可能です。また、IBERT スキャンおよびスイープの実行、システムモニター データの読み取り、NOC の性能監視、DDR の性能メトリクス レポートも可能です。