ISE® Design Suite には、HDL デザインを合成し、ザイリンクス指定のネットリスト ファイルを生成する XST 合成テクノロジが含まれます。ザイリンクスの FPGA ファミリの高度なアーキテクチャを活用する特殊な最適化アルゴリズムを有する XST は、最適なデザイン結果が得られる低コストのデザイン ソリューションです。
XST は ISE Project Navigator に統合されており、Verilog と VHDL の言語が混在するデザインをサポートします。この柔軟性により、特定のプロジェクトについて、最良のデザイン ソース コードを組み合わせて使用できます。これはつまり、デザインに使用する言語に関係なく、購入した IP とお客様の会社のデザイン知識を容易かつ迅速に組み合わせて対応できるということです。
XST は、デザインにおいて非常に困難な問題の解決に役立ちます。
- 性能 - XST は、レジスタ調整、グローバル最適化、タイミング ドリブン合成、ロジック最適化など、結果の品質を向上する次世代の物理合成最適化機能を装備しています。
- ランタイムの短縮とデザインの保持 - ISE SmartCompile™ テクノロジと緊密に統合された XST は、成功した結果を保持し、以降の再インプリメンテーションでランタイムの大幅な短縮に役立ちます。
- 電力削減 - XST の電力最適化機能は、乗算器、加算器、BRAM などのブロックでのマクロ処理について、電力対応のロジック最適化を実行します。
- 使いやすさ - XST は、合成結果の確認に役立つその他の機能を装備しています。統合された RTL ビューアとテクノロジ ビューアにより、RTL ネットリストを表示してデザイン内のコンポーネントが XST でどのように処理されたかをわかりやすく視覚化できるので、プロセスの早い段階での問題の特定とデザインの改善に役立ちます。
IEEE HDL 規格準拠
- VHDL: IEEE 1076-1993
- Verilog: IEEE 1364-2001
