高度なデザイン技術

FPGA の必要条件が増えるにつれて、デザインの問題が変化します。高集積デザイン環境とは、世界各地あるいは同じオフィス内の複数のチームが分散ノードから作業をする環境を意味します。ザイリンクスの最先端デザイン オプションは、高集積デザイン環境を容易に実現します。

• ChipScope™ Pro ツール
  – ザイリンクス FPGA 用の最先端のリアルタイム デバッグおよび検証ツールで、オペレーション システムの速度またはそれに近い速度でオンチップ検証が行えます。

• 最新のザイリンクス ChipScope Pro Serial IO ツールキット
  は、オプションとして好評の ChipScope Pro 検証ツールセットに追加することによって、Virtex™-4 Serial IO チャネルを迅速かつ容易に設定することができます。

• PlanAhead™ デザイン解析ツール
  階層フロアプランナとデザイン解析ツールは、物理デザインを参照することで論理合成を簡素化し、高速性能を短期間に達成するお手伝いをします。

• インクリメンタル デザイン
  インクリメンタルデザインでは最初にデザインをエリア マッピングするので、設計終了間近のデザイン変更もチップ全体をインプリメントし直す必要はありません。 変更に関係するエリアのみを再度インプリメントするだけで、残りのデザインには手をつけずにすみます。

• FPGA 用エレクトロニック システム レベル(ESL) デザイン
  ESL は、C 言語のようなよりレベルの高い言語を使用してハードウェア デザインをキャプチャする新しいデザインおよび検証メソドロジです。 ザイリンクスのエコシステム パートナ提供の画期的なザイリンクス最適化 ESL ソリューションの数々の例をご覧ください。

• ハイレベル フロアプランナ*
  ザイリンクスのハイレベルなフロアプランナは、デザインを目的のチップにマッピングできるグラフィック計画ツールです。フロアプランによって高集積デザイン プロセスが効率的に進みます。

• ハイレベル言語*
  デザインの集積度が増すにつれて、さらにハイレベルな抽象化が必要になります。 ザイリンクスは業界規格とそれに準拠したツールを推進、サポートしています。

* 詳細は、資料 をご覧ください。