デザイン入力

ISE™ は、HDL 入力と回路図入力、HDL 言語テンプレート、ステート ダイアグラム、 IP コアの 配置と再利用、最先端シリコン機能を設定する Architecture Wizards、フロアプラン、最先端のデザイン解析、システム レベルのデザインなどを含むデザイン入力に最適な環境をお届けします。また、オプションのプロダクティビティ ツールがデザイン入力機能を更に強化します。

• インタラクティブ タイミング クロージャ
  仮想 「タイミング クロージャ コックピット」により、デバッグやタイミング問題を素早く解決

• Project Navigator
  高度にツールを統合し、デザイン ベースのフロー メソドロジを用いてデザインを完了させる直感的なグラフィカル インターフェイスを提供します。

• PlanAhead™ デザイン解析ツール
  階層フロアプランナとデザイン解析ツールは、物理デザインを参照することで論理合成を簡素化し、高速性能を短期間に達成するお手伝いをします。

• System Generator for DSP
  ザイリンクスの System Generator for DSP は、Mathworks 社のMATLAB®/Simulink® シミュレーション ツールへのオプション プラグインです。ワンプッシュで FPGA へ自動的にコンパイル可能な抽象度の高いデザイン入力手法を提供します。

• PACE
  複雑なピン管理とエリア制約定義のプロセスを簡易化します。

• CORE Generator™ System
  CORE Generator は、一般的な機能モジュールを最適設計された定義済みのビルディング ブロックで提供し、デザインを簡略化し、設計プロセスを短縮します。

• フロアプランナ
  グラフィカルな配置ツールは FPGA 内の詳細なデザイン配置処理に「ドラッグ＆ドロップ」でのコントロールを提供します。

• Architecture Wizards*
  最先端のシリコン機能へのアクセスを、パラメータ化された GUI ベースのインターフェイスにより、編集可能な HDL コードを出力する事で実現します。

• RTL Viewer/Technology Viewer*
  合成前や合成後のインプリメンテーション結果をわかりやすいブロック ベースの回路図で表示します。

• Macro Builder*
  反復可能で即座に使用できるマクロを生成することにより、デザインの再利用と生産性向上を実現します。

• Constraints Editor*
  複雑な構文を習得しないでもタイミング制約の作成ができるようにガイドし、タイミング ドリブン デザインを簡素化します。

• State Machine Editor*
  ステート マシーン デザインをコンセプトから合成まで分単位で実現します。

• 回路図入力*
  ゲート レベルおよび RTL レベル デザイン サポートに対応するシンボル ライブラリの提供で回路生成と接続を可能にします。

• Language Templates*
  最適化され、すぐ使える Verilog または VHDL 言語テンプレートが、HDL ソース ファイルへの容易な入力をお手伝いします。

• HDL Editor*
  構文対応の表示をするエディタで、Verilog または VHDL ソース コードを生成したり編集したりします。

* 詳細は、資料 をご覧ください。