検証ツール

ISE™ ソフトウェアは、スタティック タイミング解析から等価チェックをするフォーマル検証のサポートまで、デザイン フローの全工程でいかなるタイプのデザインデバッグも可能な総合的な検証を提供します。 また主要なサード パーティ テクノロジと密に統合されているため、量産以前にデザインが適切であることを確認できます。

機能検証

HDL 解析、リンティング、HDL シミュレーションそしてテスト ベンチ生成の各ツールを使用して、デザイン レベルでシンタックスとファンクションを検証します。

• ModelSim Xilinx Edition III (MXE-III)
  MXE-III は、完全な HDL シミュレ ーション環境で、デザインのファンクション モデルとタイミング モデルおよび HDL コードを検証します。

• ISE Simulator
  最新の ISE Simulator により、 ISE 統合環境内で簡単にHDL シミュレーションが実行できます。

• Design Rule Check (DRC)*
  定義済みまたはユーザー定義のチェックを実行し、デザイン内の物理エラーを検出します。

• HDL Advisor*
  デザインの規模を削減させタイミング条件に適合させるコーディングをアドバイスします。

• HDL Bencher*
  HDL ベースの FPGA デザインに自動化された検証を実現し、Time-to-market を加速して生産性を向上します。

• LEDA VHDL/Verilog*
  ザイリンクス提供のFPGA ライブラリを搭載したこの Synopsys ツールは、HDL コードの検証を実現し、デバッグの手間を省き FPGA デザインの品質を強化します。

• Chip Viewer*
  ザイリンクス CPLD 内のロジック デザインの配線をインタラクティブに表示して制御する方法をお届けします。

タイミングの検証

タイミング仕様を ISE ソフトウェアと主要パートナ提供のスタティック タイミング ツールとディレイ カリキュレータを使用して検証します。

• Delay Calculator*
  特定のネットやパスに関し、負荷やドライバ によって生じた遅延を計算し、表示します。

• PrimeTime*
  Synopsys PrimeTime を ISE と併用して、デザイン タイミングの問題を検出し解決することが可能です。

• Timing Analyzer*
  FPGA または CPLD デザインのスタティック タイミング解析を実行するグラフィカル ユーザー インターフェイス ツールです。

• TRACE*
  Timing Reporter And Circuit Evaluator (TRACE) は、入力タイミング制約をベースにしたデザインのスタティック タイミング解析を実行します。

高度な検証

熱解析、リアルタイム ロジック デバッグ、バス解析、フォーマル検証の各ツールを使用して、従来機能を超えた検証を実行します。

• ChipScope™ Pro Tool
  ザイリンクス FPGA 対応の最先端リアルタイム デバッグと検証ツールがオペレーティング システム スピードと同等の速度でオンチップ デバッグを実現します。

• ChipScope Pro Serial IO ツールキット
  好評の ChipScope Pro 検証ツール セットにオプションで追加することができる当ツールキットは、Virtex™-4 シリアル IO チャネルを迅速かつ容易に設定するお手伝いをします。

• 消費電力解析ツール
  ザイリンクスのプログラマブル ロジック デバイス用消費電力解析ツールは、最も機能の充実したインプリメント前のパワー推定機能を提供します。

• XPower
  業界初のプログラマブル ロジック デザイン用消費電力解析ソフトウェアで、デバイスの全消費電力、ネットごとの消費電力、配線済み、部分的配線済み、または未配線のデザインの解析が可能です。

• IBISWriter*
  IBISWriter は、Signal Integrity (SI) 解析ツールへのデザイン情報の出力を簡易化します。

• STAMP Models*
  Stamp Model Generation は、 Mentor Graphics 社の Tau のようなサードパーティのスタティック タイミング解析ツールの統合を可能にします。

• SPICE Models*
  SPICE は、高度なシミュレーションを提供するサードパーティ製品で使用する最も正確で有効なデバイス モデルと解析アルゴリズムを組み合わせて、最高の精密度を誇る回路シミュレーション環境をお届けします。

ボード レベルの検証

ザイリンクスとパートナ提供の I/O モデリング、ボード レベル スタティック タイミング解析、ハードウェア デバッグ テクノロジを使用して、 PCB に統合後も ＦＰＧＡ デザインが性能を維持できることを検証します。

• ChipScope Pro Tool
  ザイリンクス FPGA 対応の最先端リアルタイム デバッグと検証ツールがオペレーティング システム スピードと同等の速度でオンチップ デバッグを実現します。

• ChipScope Pro Serial IO ツールキット
  好評の ChipScope Pro 検証ツール セットにオプションで追加することができる当ツールキットは、Virtex-5 および Virtex-4 MGT シリアル IO チャネルを迅速かつ容易に設定するお手伝いをします。

• 消費電力解析ツール
  ザイリンクスのプログラマブル ロジック デバイス用消費電力解析ツールは、最も機能の充実したインプリメント前のパワー推定機能を提供します。

• XPower
  業界初のプログラマブル ロジック デザイン用消費電力解析ソフトウェアで、デバイスの全消費電力、ネットごとの消費電力、配線済み、部分的配線済み、または未配線のデザインの解析が可能です。

• FPGA Editor Probe
  ザイリンクス デバイスの内部ステートへのアクセスを提供することで、極めて効率の良い物理デバッグ環境をお届けします。

• Identify
  Synplicity の Identify RTL デバッガは、FPGA デザインや ASIC プロトタイプ作成において RTLソースコード内で直接ハードウエアの機能的なデバッグを実現する、業界初のソフトウェア ツールです。

• Formality
  Synopsys の Formality 等価性チェッカによって、ハイエンド FPGA でのより高速な検証を実現します。

• Certify*
  Synplicity の Certify ソフトウェアによって、FPGA 設計者はデザインのオンチップ デバッグと、ASIC や IP コアのプロトタイプ作成用の ASIC 変換技術を組み込むことが可能になります。

* 詳細は、資料 をご覧ください。