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AXI Bus Functional Model (BFM)

概要

AXI BFM は 2016 年 12 月 1 日付けで販売を中止いたしました。既存の AXI-BFM ライセンスは永久的に有効ですが、Vivado 2016.4 リリース以降ではサポート対象外となります。

AXI BFM は、CY2017 のザイリンクス AXI Verification IP に置き換えられます。詳細は、最寄りのザイリンクス販売代理店へお問い合わせください。

製品説明

Cadence Design Systems 社によってザイリンクス向けに開発された AXI Bus Functional Models (BFM) は、カスタマーが設計した AXI ベース IP のシミュレーションをサポートします。AXI BFM では、AXI3、AXI4、AXI4-Lite、および AXI4-Stream のすべての AXI バージョンがサポートされます。BFM は、暗号化された Verilog モジュールとして提供されます。BFM 動作は、Verilog 構文のテキスト ファイルに記述された一連の Verilog タスクで制御されます。Verilog タスク用の API の詳細は、『AXI BFM ユーザー ガイド』を参照してください。

AXI BFM を使用することで、カスタム RTL デザイン フローを使用した AXI マスターおよび AXI スレーブのコネクティビティや基本機能を検証できます。AXI BFM には、AXI3、AXI4、AXI4-Lite、および AXI4-Stream Master/Slave BFM ペアの機能を示すサンプル テストベンチとテストが含まれています。これらのサンプルを基にして、AXI3、AXI4、AXI4-Lite、および AXI4-Stream インターフェイスを含むカスタム RTL デザインのテストを作成できます。サンプルは、CORE Generator から入手、またはスタンドアロンでウェブからダウンロードできます。

また、AXI BFM は、XPS (Xilinx Platform Studio) を使用するエンベデッド デザインにも使用できます。AXI BFM は、AXI BFM ソリューションを使用する AXI ベースの IP を作成するため、CIP ウィザードの一部として提供されています。また、XPS IP カタログからアクセスできる個別の pcore としても提供されています。

AXI BFM IP 用の評価ライセンスはありません。


主な機能と利点

  • すべてのプロトコル データ幅、アドレス幅、転送タイプ、応答をサポート
  • トランザクション レベルのプロトコル チェック (バーストの種類、長さ、ロックの種類、キャッシュの種類) を実行
  • ビヘイビアー Verilog 構文
  • Verilog タスク ベースの API
  • ISE で提供 (ザイリンクス生成のライセンスで有効化)
  • Verilog および VHDL のサンプル デザインおよびテストベンチは、スタンドアロンで提供、または RTL デザインの CORE Generator からも入手可能
  • pcore として、または CIP ウィザードでオプションとして XPS で統合
  • サポートするシミュレータ: Aldec 社製 Riviera-PRO、Cadence 社製 Incisive Enterprise Simulator、ISE Simulator、Mentor Graphics 社製 ModelSim、Synopsys 社製 VCS

リソース使用率


サポート

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