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UltraScale GTY トランシーバー用 IBERT

製品説明

UltraScale™ アーキテクチャ GTY トランシーバー用 LogiCORE™ IP Integrated Bit Error Ratio Test (IBERT) はカスタマイズ可能なコアで、 GTY トランシーバーの評価および監視のために使用できます。このコアには、FPGA ロジックにインプリメントされたパターン ジェネレーターおよびパターン チェッカが含まれ、GTY トランシーバーのポートや DRP 属性へアクセスできます。さらに、通信ロジックが組み込まれているため、ランタイム中に JTAG 経由でデザインにアクセスできます。このコアは、コンフィギュレーションに基づいて、内蔵型またはオープン デザインとして使用できます。

主な機能と利点

  • Vivado® シリアル I/O アナライザー機能と IBERT コア間に通信経路を提供
  • UltraScale アーキテクチャ GTY トランシーバー数をユーザーが指定可能
  • トランシーバーは、目的のライン レート、基準クロック レート、基準クロック ソースに合わせてカスタマイズ可能
  • ピンまたはイネーブルになった GTY トランシーバーの 1 つから供給されるシステム クロックが必要
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  • バンドル内容: Vivado Design Suite
  • ライセンス: Xilinx End User License Agreement