メモリ インターフェイス アドバンテージ最高のメモリ インターフェイスを容易に実現
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高信頼性読み出しデータ キャプチャザイリンクスは、Chipsync テクノロジをすべての Virtex-4 I/O に組み込むことにより、世界最高速の FPGA のパフォーマンスをさらに強化しました。高精度、およびマルチタップの遅延ブロックを使用することで、クロックは必ずデータ有効ウィンドウの中心に配置されます。ランタイムのキャリブレーションでは、プロセス、電圧、および温度の偏差に対して調整を加えることにより、デザイン マージンを最大化します。ザイリンクスならではのこのユニークな手法は、その他の FPGA、ASIC、または ASSP デバイスでは使用できません。 図 1ChipSync 可変遅延テクノロジによるキャリブレーションは、システム条件 (プロセス、電圧、温度など) が変化する中で、クロックをデータ有効ウィンドウの中心に正確に配置するための唯一のソリューション 競合他社のデバイスは、読み出しデータのキャプチャに固定フェーズ シフト遅延を使用しています。データ レートが低い場合は、このアプローチでも十分でしたが、遅延の値はデザイン時に修正する必要があるうえ、回路ではプロセス、電圧、温度の偏差に対応するための調整手段は提供されていません。さらに、マルチクロック (ストローブ) システム内の各クロック (ストローブ) は、この単一の値に依存し、異なる配線パスが原因で発生するスキューに対応するための遅延調整はありません。その結果、デザイン マージンが縮小され、 ビット エラーのリスクが増大します。それは、クロック (ストローブ) をデータ有効ウィンドウの中心に配置する機能が、すべてのクロック (ストローブ) 信号で有効ではなくなっている可能性があるためです。 新しいパッケージ デザインで卓越したシグナル インテグリティの実現ワイド バスにより、さらに高いバンド幅が実現しますが、インターフェイスのパフォーマンスと信頼性に影響を及ぼす同時スイッチ出力 (SSO) ノイズに関する大きな問題も発生します。ザイリンクスの SparseChevron パッケージ テクノロジは、電源/グラウンド ピンの革新的な配置方法により、ノイズを制御します。 シグナル インテグリティの専門家であるハワード ジョンソン博士は、SparseChevron パッケージの Virtex-4 FPGA では、競合他社のデバイスと比較して7 分の1 に低減されること を実証しています。  図 2Virtex-4 パッケージングで採用されているユニークな SparseChevron ピン パターンでは、各シグナル ピンの隣に電源/グラウンド ピンのペアを配置。 このデザインにより、シグナル インテグリティの問題をチップ レベルで制御でき、これと対照的に、競合他社のデバイスでは、パッケージの多くの領域でリターン ピンが欠落しているピン パターンを採用 I/O ピンの柔軟な配置により、ボード デザインを単純化Virtex-4 FPGA は、メモリ インターフェイスの I/O ピン割り当てのバンク制約を排除することで、PCB レイアウトを単純化します。メモリ インターフェイスの I/O ピン割り当てを使用可能な I/O バンクの半数のみに制限する競合他社の FPGA に比べ、Virtex-4 FPGA では、設計時間を短縮できるだけでなく、PCB レイヤ数を減らすことにより、製造コストも削減できます。使いやすいソフトウェアによる完全なソリューションザイリンクスは、広く使用されているすべてのメモリ インターフェイス (DDR2 SDRAM、DDR SDRAM、QDR II SRAM、RLDRAM II) に対して、完全なメモリ インターフェイス ソリューションを提供しています。これらのメモリ インターフェイス ソリューションは 、高度メモリ開発システム ML461 を使用してハードウェア検証済みです。 ザイリンクスから無償ダウンロードとして提供されているメモリ インターフェイス ジェネレータ ツールの使用により、HDL コードやピン配置を含むカスタム インターフェイスをすばやく簡単に作成できます。 メモリ コーナー の詳細 |