SelectIO

Virtex™-4 FPGA の導入により、パワフルな高速メモリおよびネットワーキングインターフェイスの構築が容易になります。すべての Virtex-4 プラットフォームにコンフィギャブルなハイパフォーマンス SelectIO™ テクノロジが搭載され、多様な I/O 規格に対応しています。Virtex-4 FPGA は、最高 960 のユーザー I/O を提供し、20 種を超えるシングルエンドおよび差動電気 I/O 規格をサポートして、数種のパラレルシステムインターフェイスを単一デバイス上で実行します。すべての I/O ブロックに組み込まれた最新の ChipSync™ テクノロジによって、最新の高速コンポーネントとのソースシンクロナスインターフェイスを容易に構築することができます。しかも各 I/O ブロックは、XCITE テクノロジの採用でオンチップアクティブ I/O 終端を実現。これにより外部終端レジスタを除去してシグナルインテグリティを向上し、ボードスペースとコストを節約することが可能になります。

ChipSync ソースインターフェイステクノロジ
I/O ブロック
XCITE アクティブ I/O 終端テクノロジ
サポートする規格

ChipSync ソースシンクロナスインターフェイステクノロジを全 I/O に搭載

新世代の高速デバイス間の確実なデータ転送を保証するために、ハードウェア設計者は、ソース同期化のデザイン手法に移行しつつあります。この手法では、データ送信側のコンポーネントが、転送するデータとともにその独自のクロック信号を生成して発行します。ChipSync テクノロジは、すべての Virtex-4 I/O に提供されているクリティカルな内蔵回路によってコンポーネントインターフェイスのデザインを容易にします。

ChipSync テクノロジは、FPGA 内部の低周波数を自動的に管理

ChipSync テクノロジは、エンベデッド SERDES でパラレルバスインターフェイスをシリアル化 / 非シリアル化してデータレートを FPGA の内部回路と一致させることにより、デザインを簡略化し、パフォーマンスを大幅に向上させます。ChipSync テクノロジは、差動 I/O で 1 Gbps を超えるデータレート、シングルエンド I/O で 600 Mbps を超えるデータレートを実現。これにより、SPI-4.2、XSBI、SFI-4 や RapidIO および HyperTransport などのインターフェイスのデザインを簡略化することが可能になります。

ChipSync テクノロジにより、セットアップおよびホールドタイムの問題を解消

ChipSync テクノロジは、データとクロック信号間でスキューが発生するルーティング問題を補正することで、SRAM、FCRAM II、RLDRAM II などの高速メモリ用ネットワークインターフェイスやメモリインターフェイスのインプリメンテーションを簡易化します。内蔵の回路は、80 ps 増加ごとに各データおよびクロックチャネルの遅延を実現。これによりセットアップやホールドの必要条件を満たし、確実にデータをキャプチャすることが可能になります。ビット間隔を超える極端なレベルのスキューに対処するために、ChipSync テクノロジは、Bitslip 機能を提供しています。オプションのトレーニングパターンは、データワードをすべてのチャネル間に配置する作業を容易にします。

クロック認識 I/O

クロック認識 I/O を装備した ChipSync テクノロジにより、複数のソースシンクロナスインターフェイスを同時にインプリメントすることができます。Xesium クロッキングは、デバイス当たり最高で 24 のクロック領域へのインプリメントを実現します。各領域はデータキャプチャ用のクロックソースとして動作する最高 6 の I/O を保持できます。最高で 95 の I/O を単一の I/O クロックがクロックでき、多数のクロック数だけでなく、より大きな柔軟性も提供しています。

SelectIO 入力 / 出力ブロック (IOB)

各 IOB は、入力、出力、双方向 I/O としてユーザーが設定できます。すべての I/O がシングルエンドおよび差動 I/O 電気規格をサポートしています。

シングルエンド電気規格 LVTTL、LVCMOS (3.3V、2.5V、1.8V、1.5V)、PCI (33 and 66 MHz)、PCI-X、GTL と GTL+、HSTL 1.5V および 1.8V (Class I、II、III、 IV)、SSTL 2.5V および1.8V (Class I と II) をサポートしています。
差動電気規格 840 LVDS、Extended LVDS (2.5V)、Bus LVDS、ULVDS、LVPECL 2.5V、HyperTransport (LDT) をサポートしています。すべての I/O は、柔軟性のための制約なしに差動 I/O として設定できます。
内蔵ダブルデータレート 出入力レジスタは、DDR および QDR インターフェイスのインプリメンテーションを可能にします。
17 の I/O バンク 独立リファレンス電圧をもち複数の電圧の電気規格をサポートします。

XCITE デジタル制御インピーダンステクノロジ - ザイリンクスの革新的テクノロジ

I/O 終端は、シグナルインテグリティの維持に不可欠です。何百という I/O と最先端のパッケージテクノロジによって、外付けの終端レジスタはもはや不要となり、Virtex-4 I/O ストラクチャにはすべて、第三世代のザイリンクス® 制御インピーダンステクノロジ (XCITE) オンチップアクティブ I/O 終端が含まれています。これらの内蔵回路は、プロセス、温度、電圧の変動などによるドライブの強度の変化をダイナミックに排除します。

Virtex-4 XCITE DCI テクノロジハイライト

シリアル、パラレルおよび差動終端 - シングルエンドおよび差動規格用.
最高の柔軟性 - すべての I/O バンクでシリアルおよびパラレル終端をサポート.
入力、出力、双方向および差動 I/O をサポート.
広範のインピーダンス範囲: 20 ohm - 100 ohm
一般的な規格のサポート - LVDS、LVDSEXT、LDT、ULVDS、 LVCMOS、LVTTL、SSTL、HSTL、GTL、GTLP
フルおよびハーフインピーダンス 入力バッファ

XCITE DCI テクノロジのアドバンテージ
特長	詳細
第 2 世代のテクノロジ	フィールドで実証済みでカスタマが広範に採用
コスト削減	より少ないレジスタおよび PCB トレースとより小さなボードエリアが PCB コストを削減
絶対的な I/O 柔軟性	不特定の I/O バンクで不特定の終端が使用可能XCITE テクノロジ以外のソリューションでは、バンク制約つきの限られた機能性しか利用できないXCITE テクノロジ以外のソリューションでは、バンク制約つきの限られた機能性しか利用できない
最大 I/O バンド幅	より少ないリンギングと反射で I/O バンド幅を拡大
温度と電圧の変動に対応	大幅なインピーダンスのミスマッチを引き起こす温度と電圧の変動に対し、XCITE テクノロジはオンチップインピーダンスを動的に調整して信頼性を向上
スタブ反射の除去	XCITE テクノロジはパッケージピンとレジスタ間の距離をなくしディスクリート終端のテクニックを改善
システム信頼性の向上	ボード上のコンポーネントを減らしてより高い信頼性を実現

SelectIO テクノロジは、これらの規格の統合サポートを提供
パラレルスタンダード (シングルエンド/差動)	インターフェイス	チャネル当たりの最大データレート
PCI	32 ビット / 33 MHz 、 64 ビット / 66 MHz 、 3.3V PCI	33/66 Mbps
PCI-X	64 ビット、 133 MHz 、 3.3V PCI-X	133 Mbps
GMII 使用の1 Gb イーサネット	8 ビット GMII	125 Mbps
XGMII 使用の 10 Gb イーサネット	32 ビット HSTL	312.5 Mbps
RapidIO	8/16 ビット LVDS	500 Mbps
POS PHY レベル 3	32 ビット CMOS	104 Mbps
POS PHY レベル 4	16 ビット LVDS	840 Mbps
Flexbus 4	64 ビット HSTL	200 Mbps
HyperTransport	2/4/8/16/32 ビット HyperTransport (LDT)	800 MBps
CSIX	32 ビット HSTL	200 Mbps
XSBI	16 ビット LVDS	644 Mbps
SFI-4	16 ビット LVDS	622 Mbps
SelectIO は、シングルエンドおよび差動規格をサポート

プロトコルのインプリメンテーションとブリッジング

ソフト IP コアは、パラレルインターフェイス規格プロトコルをインプリメントして、双方の間のブリッジを実現します。

インターオペーラビリティ

ザイリンクスは業界をリードする ASSP ベンダと協力し、実証済みのインターオペーラビリティを提示するためにインターオペラビリティのテストイベントに参加しました。