Xesium クロッキング
機能強化されたクロッキングで最高のパフォーマンスを実現
Virtex-4™ FPGA は、先進のクロッキング性能を装備し、クロック ジッタ、スキュー、デューティ サイクルの歪みを最小限に抑えて最高のパフォーマンスを実現します。Xesium™ (セシウム） クロッキングは、旧世代の FPGA では余儀なくされていた制約を排除する、豊富で卓越した柔軟性を持つクロック リソースを使用して大規模デザインの配置配線を容易にします。
ChipSync™ テクノロジは、クロックおよびデータ信号を物理インターフェイスに配置する内蔵回路によってソースシンクロナス インターフェイスの構築を簡易化。複数の Digital Clock Managers (DCM) やローカル クロッキング リソースを使用する必要はありません。
豊富なクロック リソース
- 32 のクロック入力 (差動またはシングルエンド)
- 32 のグローバル クロック ネットワーク
- 16 から 48 のリージョナル クロック ネットワーク
- 8 から 24 の別個のクロック領域
豊富なクロック管理機能
- 最高 20 の Digital Clock Manager (DCM)
- 最高 8 の Phase Matched Clock Divider (PMCD)
- 32 のグローバル クロック バッファ
ハイ パフォーマンス
- チップ全体を 500MHz でクロッキング
- 30% のジッタ減少
- 自動式デューティ サイクル精度
簡易なデザイン
- 象限およびバッファ制約を除去
- デザイン生成用の強化されたクロッキング ウィザード
- タイミング バジェットをレポートする最新の自動ジッタおよびスキュー
Digital Clock Manager (DCM)
DCM は、FPGA に搭載の PLL で通常見られるシステム ジッタ、温度、電圧変動などの問題に対応できる高度なデジタル クロック管理をお実現します。
クロック デスキュー
- ディレイ ロックド ループ (DLL) がクロック分散遅延を完全に除去
位相シフト制御
- 粗い (象限) 位相シフト
- クロック / データ同期のための細かい (1/256 クロック ピリオド) 固定および可変位相シフト モード
- 高度なアプリケーションでの直接 DCM 位相シフト制御
24 MHz から 500 MHz 範囲内での柔軟な周波数生成
DCM 乗算、除算、位相シフトを動的にリコンフィギュレーション
２ 種のパフォーマンス モード
- 最大速度 - 最大周波数、最小ジッタ
- 最小周波数、最大位相シフト範囲、最も低い消費電力
位相一致クロック デバイダ(PMCD)
Virtex-4 クロック管理の拡張機能、PMCD によって複数の同期クロック ドメインの処理操作が向上しました。
位相を一致させた分割クロック
- 周波数を分割して位相を一致させたバージョンの入力クロックを最高 4 つまで作成
- 1、2、4 または 8 で除算
- 分割クロックは上昇エッジで位置合わせ
位相を一致させた遅延クロック
- 分割クロックと他のクロック間のエッジ アライメントおよび位相関係を保存
グローバル クロック バッファ
- 完全な差動バッファリングおよび配線
- 完全に柔軟性のあるプログラミング
- バッファまたは mux として使用
- 同期および非同期スイッチングに使用
- オプションでトライステートを可能
- オプションでクロックを可能
| Virtex-4 クロック管理リソース |
| クロック ピン : 差動またはシングル エンド |
32 |
| クロック領域 |
8 から 24 の領域 |
| グローバル クロック |
8 領域ごとに合計 32 |
| リージョナル クロック |
2 領域ごとに合計 16 から 48 |
| 専用クロック合計 |
48 から 80 |
| I/O バンク |
9 から 17 のフル装備 |
| クロック回路 |
20 DCM + 8 PMCD |
| 最大クロック速度 |
500MHz |
| 周波数の合成 |
M, D: 1..32 |
| 位相シフト |
20ps の精度 |
