低コスト アドバンテージ

システム統合によるコスト低下
Virtex™-5 FPGA により、デザイン目標の迅速簡単な達成、消費電力の最小化、シグナル インテグリティの確保、PCB デザインの簡略化が可能になり、エレクトロニック システムの開発および製造コストが削減されます。ハード IP エリア削減ケース スタディ をご覧ください。

65nm ExpressFabric テクノロジ

ザイリンクスの 65nm トリプル酸化膜プロセス テクノロジは、ダイ サイズを縮小し、パフォーマンスを向上して、消費電力を低減します。ExpressFabric™ テクノロジは、6 入力 LUT アーキテクチャと斜め対称のインターコネクトによって、レジスタ間のロジック レベルを下げ、配線を短く迅速に形成することでロジック使用率とパフォーマンスを向上します。

ハード IP

豊富なハード IP は、確実なパフォーマンスを発揮する、エリア効率と電力効率に優れた主要機能のインプリメンテーションを提供します。これによりデザインが簡易化され、小型のデバイスをお選びいただけます。

• 強化されたクロックマネジメントタイルは、正確な低ジッタのクロックを生成
• エンベデッドブロック RAM および分散 RAM/FIFO は、データ バッファリング用の柔軟なメモリを提供
• ChipSync™ テクノロジによる適応型クロック ツー データのセンタリングで信頼性のあるメモリ インターフェイスを確保
• SelectIO™ 回路は、オンチップのアクティブ I/O 終端により、多様なインターフェイス規格を柔軟にサポート
• DSP48E スライスはオプショナルの加算器とアキュムレータを搭載したエンベデッド乗算器を提供
• PowerPC® 440 プロセッサ ブロック (FXT のみ) は、エンベデッド プロセッシング システムを統合するための業界標準テクノロジを提供
• RocketIO™ GTP トランシーバは、業界で最も低い電力消費量の高速シリアル I/O 性能を提供
  (RocketIO GTX トランシーバ は FXT のみ)
• PCI Express® エンドポイント ブロックは RocketIO GTP トランシーバとともに作動するように設計されており、内蔵の PCI Express x1、x2、x4、x8 インターフェイスとのコネクティビティを提供
• 10/100/1000 イーサネット MAC ブロックは RocketIO GTP および GTX トランシーバとともに作動するように設計されており、内蔵のイーサネットコネクティビティを提供

ハード IP エリア削減ケース スタディ

図 1

8 レーンの PCI Express エンドポイントを含んだ通常のデザインを実現するのに必要な消費電力とエリア

パッケージング

スパース シェブロン パッケージは、PCB デザインを簡易化し、製造コストを削減します。ユニークなピン配列により、クロストークが低減されてコストのかかるボードのデバッグや再設計が不要に。サブストレート上のバイパス キャパシタにより、多数の外部キャパシタを除去し、PCB レイアウトおよび配線を簡易化して PCB のサイズを縮小します。独立した I/O バンク用に機能強化したピン配置により、PCB レイヤ数を減らし、さらにコストを節減できます。

ソリューション

またザイリンクスの開発検証済みの IP、開発ボード、およびキットをご利用になることでも、生産性をアップさせデザイン時間を短縮できます。

量産向けのコンバージョン不要、コスト削減メソッド
EasyPath™ FPGAs はカスタマに特化された、業界で唯一の 65nm 量産ソリューションを提供し、標準 FPGA よりも 30-75% のコスト削減を実現します。ストラクチャード ASIC と比較して、Virtex-5 EasyPath FPGA は業界で最も低い NRE、量産に自由に移行可能なマイグレーション、8 ～ 12 週のリード タイム、デバイスあたり 2 つのビットストリームのサポートを提供します。
詳細は、EasyPath FPGA をご覧ください。

• 詳細はザイリンクスの販売代理店にお問い合わせください。