メモリ インターフェイス

最高のメモリ インターフェイスを容易に実現
信頼性の高いソース同期化データ キャプチャは、高パフォーマンス メモリ インターフェイスの構築において最も重要で難しい課題となっています。Virtex™-5 FPGA は、メモリ インターフェイスのパフォーマンス目標を最も短期間に達成できるよう、以下のように手助けします。

• ChipSync™ テクノロジを通して確実な読み出しデータ キャプチャを実現
• 画期的なパッケージ デザインでシステム ノイズを制御
• 使いやすいソフトウェアとともに完全なソリューションを提供

* バンド幅 = データ レート × データ幅

高信頼性読み出しデータ キャプチャ

内蔵の ChipSync テクノロジには、高精度、およびマルチタップの遅延ブロックが組み込まれており、クロックをデータ有効ウィンドウの中心に配置することが可能になります。ランタイムのキャリブレーションでは、プロセス、電圧、および温度の偏差に対して調整を加えることにより、デザイン マージンを最大化します。
ザイリンクス FPGA のみがこの機能を保有しています。

図 1

可変遅延 ChipSync テクノロジによるキャリブレーションは、システム条件 (プロセス、電圧、温度など) が変化する中で、クロックをデータ有効ウィンドウの中心に正確に配置するための唯一のソリューション

革新的なパッケージ デザインで卓越したシグナル インテグリティを実現

ワイド バスにより、さらに高いバンド幅が実現しますが、インターフェイスのパフォーマンスと信頼性に影響を及ぼす同時スイッチ出力 (SSO) ノイズに関する大きな問題も発生します。 ザイリンクスのスパース シェブロン パッケージ テクノロジは、電源/グラウンド ピンの革新的な配置方法により、ノイズを制御します。

I/O ピンの柔軟な配置により、ボード デザインを単純化

Virtex-5 FPGA は、メモリ インターフェイスの I/O ピン割り当てのバンク制約を排除することで、PCB レイアウトを単純化します。単一の FPGA 上の13 個から 35 個の独立した I/O バンク (バンクごとに 40 ピン) により、 デザイン時間を短縮し、製造コストを削減します。

使いやすいソフトウェアによるソリューション

ザイリンクスは、広く使用されているすべてのメモリ インターフェイス (DDR2 SDRAM、DDR SDRAM、QDR II SRAM、RLDRAM II) に対して、ハードウェア検証済みのメモリ インターフェイス ソリューションを提供しています。ISE に統合されているメモリ インターフェイス ジェネレータ (MIG) ツールの使用により、HDL コードやピン配置を含むカスタム インターフェイスを効率良く作成できます。