低消費電力

消費電力の削減

低消費電力化は、クロック周波数の高速化、信頼性の向上、ノイズ マージンの改善、そして開発および稼動コストの削減を実現するための重要な鍵となっています。Virtex™-5 FPGA を使用した設計では、消費電力の大幅な節減が可能です。65nm トリプル酸化膜プロセスと真の 6 入力 LUT Express Fabric™ テクノロジの併用で、

動作時の消費電力を 35% 削減するとともに、90nm Virtex-4 FPGA での同等のロジック インプリメンテーションに比肩するほどリーク電流を抑制します。RocketIO™ GTP トランシーバは消費電力を 77% まで低減し、消費電力は 3.2Gbps で 100mW 以下のみです。消費電力削減のケース スタディをご参照ください。

静止消費電力を削減するトリプル酸化膜テクノロジ

図 1

静止消費電力を削減する Virtex-5 トリプル酸化膜テクノロジ

トリプル酸化膜テクノロジで構築された Virtex-5 FPGA は性能と消費電力の最良のバランスを提供します。

• 薄いゲートの酸化膜により、最高スピードを実現
• 中程度の厚みの酸化膜により、 コンフィギュレーションおよびコントロールに使用するパフォーマンス無しのクリティカル回路で leackage を管理
• 厚い酸化膜により、I/O 回路でより高い電圧を実現

図 2

静止消費電力を削減する Virtex-5 トリプル酸化膜テクノロジ

ワースト ケースの動作条件 (85°C) 下で、 65nm Virtex-5 FPGA は 90nm Virtex-4 FPGA と同等の静止消費電力を保ち、30% パフォーマンスを向上する一方、ダイナミック電力は 35% 低減しています。

消費電力削減のケース スタディ

図 3

8 レーンの PCI Express エンドポイントを含む通常のデザインのインプリメンテーションに必要な消費電力とエリア

このデザイン例はトリプル酸化膜テクノロジや PCI Express® エンドポイント ブロックのような内蔵のハード IP が競合 FPGA より低い消費電力を実現できることを示しています。

表 1: 消費電力削減のケース スタディ : x8 PCI Express
	ザイリンクス Virtex-5 FPGA (LX30T)	90nm FPGA (2SGX60E、F1152)
トランシーバ	745mW (RocketIO GTP)	1010mW
PCI Express	885mW (ブロックとラッパ)	836mW (デバイス内コア)
静止消費電力	424mW	1591mW
総消費電力	2054mW	3437mW