シグナル インテグリティ

シグナル インテグリティの課題を解決

クロストークをコントロールすると、DDR2、DDR、RLDRAM-II、QDR II メモリ インターフェイスのような広範のシングルエンド I/O インターフェイスのシステム パフォーマンスが向上します。Virtex™-5 FPGA を使用することによって、多様なメモリおよび高速インターフェイスの設計において、ボード デザインの簡潔化、デザイン サイクルの短縮、システム コストの削減を実現できます。

• 誘導性クロストークを最小限に抑制
• 外部デカップリング キャパシタ数の低減
• インダクタンスの低減
• ボードのレイヤ数を削減

BGA パッケージの下の高密度のビア領域では、 何百もの I/O ピンが切り替わる際に非常に多くの誘導性ノイズが発生します。シグナル インテグリティの第一人者 Dr. Howard Johnson によるラボ計測値およびシミュレーションでは、ザイリンクス Virtex-4 FPGA で初めて採用された先進のスパース シェブロン パッケージ テクノロジにより、従来の FPGA パッケージ デザインに比べ、SSO ノイズ / クロストークを大幅に抑制できることが実証されています。

電力分配システムのデザインに最適なソリューション

Virtex-5 のスパース シェブロン パッケージでは、FPGA チップ I/O に隣接して、サブストレート上に効率的にバイパス キャパシタを配置します。こうして PCB から多数のディスクリート キャパシタを除去することで、BOM コストを削減し、PCB 面積を縮小することが可能になります。 また Virtex-5 FPGA 用に改善されたピン配置により、 I/O 配線ブレークアウト も簡易化され、PCB レイヤ数およびデザイン コストがさらに削減します。