PCI Express エンドポイント ブロック

    
  

ハード化されたブロックでデザイン リスクを最小化

次世代のグラフィック、ストレージ、ネットワーク、 I/O デバイスの構築における時間とコストを削減

• PCIe テクノロジを搭載した 1 つの FPGA に複数の機能を統合してコストを削減
• ソフトウェア開発費用を抑えてスケーラブルなバンド幅のインフラストラクチャ寿命を飛躍的に延長
• PCI Express インターフェイス インプリメンテーションの変更なしにデザインのターゲットを変更

Virtex®-5 LXT、SXT、および TXT プラットフォーム FPGA ではそれぞれ 1 つの、Virtex-5 FXT プラットフォーム FPGA では最大 4 つの PCI Express® エンドポイント ブロックが含まれています。トランザクション レイヤ、データ リンク レイヤ、物理レイヤはこれらのブロックで実行され、最小の FPGA ロジック使用率で完ぺきな PCI Express エンドポイント機能を提供します。

機能の概要

• PCI Express ベース仕様 1.1 に準拠
• PCI-SIG® インテグレータ リストに含まれる
• PCI Express エンドポイントまたはレガシ PCI Express エンドポイント機能をサポート
• RocketIO トランシーバとの連動で PCI Express エンドポイント機能を提供できるように設計
• ブロックあたり 1、4 または 8 レーンをサポート
• バッファにブロック RAM を使用
• バッファの付いた送受信
• PCI Express コンフィギュレーション スペースと内部コンフィギュレーションにアクセスする管理インターフェイス
• フルレンジの最大ペイロード サイズ (128 ～ 512 バイト) をサポート
• メモリや I/O に応じて設定が可能な BAR (Base Address Registers)
• 最大 6 x 32 ビットまたは 3 x 64 ビットの BAR (または 32 ビットと 64 ビットの組み合わせ)
• 信号処理ファブリックによる統計コレクションとモニタリング

PCI-SIG ワークショップでコンプライアンス テスト済み

PCI Express 用のザイリンクス エンドポイント ブロックは PCI-SIG インテグレータ リストに記載され、下記 PCI-SIG コンプライアンス ワークショップの厳しいテスト基準を満たしています。

• FPGA デバイス
  • Virtex-5 LXT、エンドポイント コントローラ、PCI Express 1.0a および 1.1
  • Virtex-5 SXT、エンドポイント コントローラ、PCI Express 1.1
  • Virtex-5 FXT、エンドポイント コントローラ、PCI Express 1.1
• リファレンス ボード
  • Virtex-5 LXT FPGA/ML505、PCI Express 1.0a および 1.1
  • Virtex-5 LXT FPGA/ML523、x1、PCI Express 1.0a および 1.1
  • Virtex-5 LXT FPGA/ML525、x1、PCI Express 1.1
  • Virtex-5 LXT FPGA/ML555、x4x8、PCI Express 1.0a および 1.1
  • Virtex-5 SXT FPGA/ML506、x1、PCI Express 1.0a および 1.1
  • Virtex-5 FXT FPGA/ML507、x1、PCI Express 1.1

デザイン サンプル

下記のサーバー デザインは PCI Express テクノロジと主な PCI Express システムのコンポーネントを紹介しています。PCI Express 用ザイリンクス エンドポイント ブロックは最先端とレガシのいずれの PCI Express エンドポイント ブロックもサポートしています。PCI Express エンドポイント ブロック、RocketIO GTP トランシーバ、ブロック RAM の柔軟性のあるコンフィギュレーション オプションは高性能、規格準拠の PCI Express システムを 1 つのデバイスで実現します。