| 36Kb のブロック サイズ |
BRAM をカスケード接続することにより、カスタマイズされた大型のメモリ アレイをインプリメント
- 最大 x36 までの真のデュアル ポート幅
- 最大 x72 までのシンプル デュアル ポート幅
例:
- 2 つのブロック RAM をカスケード接続し、64 Kb x 1 アレイを構築
- 16 ブロック RAM のみを使用し、 512 Kb RAM を構築
|
| FIFO ロジックで構築 |
ロジック リソースを消費せずに同期のマルチレート FIFO を作成 |
| ビルトインのデュアル ポート サポート |
18Kb ブロック RAM または 36Kb ブロック RAM によりシンプル デュアル ポート メモリを構築することにより、バンド幅の倍増を達成 |
| カスケード接続可能 |
2 つの 36Kb ブロック RAM をカスケード接続し、FPGA ローカル相互接続や追加の CLB リソースを接続せずに、64Kb x 1 アレイを構築 |
| 消費電力管理の強化 |
未使用の 18Kb ブロック RAM をオフにする |
| オプションの出力レジスタ |
パイプライン処理された操作の CLB フリップフロップへの配線遅延を排除 |
