System Generator 最新情報
System Generator v10.1 サービス パック 2 最新情報
System Generator の改善点
Hybrid DCM-CE のサポート
10.1 リリースの System Generator では、DCM (デジタル クロック マネージャ) を自動的にデザインに含むことが可能な、新しいクロッキング オプションが使用できるようになりました。しかし、このオプションはクロック レートが 3 つ以内のデザインでのみ使用できました。
今回のリリースでは、クロック レートが 3 つ以上あるデザインをサポートするよう、クロッキング機能が強化されています。追加のレートは CE (クロック イネーブル) の手法で自動的にサポートされます。たとえば、6 つのクロック レートを持つデザインの場合、3 つの高速のクロック レートが DCM でサポートされ、3 つの低速のクロックレートが CE の手法でサポートされます。
MATLAB 2008a のサポート
MATLAB 2008a は現在、System Generator for DSP でサポートされています。
ザイリンクス DSP ブロックセットの拡張
FIR Compiler 4.0
次の新機能を持つ新しいブロックが、System Generator で利用可能です。
- 最大 49 ビットの拡張データと係数幅
- チャネライザ アプリケーションおよび転置積和アーキテクチャ向け多位相フィルタ バンク構造のサポート
- 制御および係数メモリ リソースを共有可能 (最大 16 パラレル データ パス)
- Virtex-5 および Spartan-3A DSP ファミリでの分散演算アーキテクチャのサポートを追加。FIR Compiler LogiCORE v4.0 除算器によって補助される全機能のサポート
Divider Generator 2.0
整数除算用の演算除算アルゴリズムを生成する新しいブロックが System Generator で利用可能です。
- 最大 54 ビットのオペランド幅、同期制御、選択可能なレイテンシ
- Virtex-4、Virtex-5、Spartan3A-DSP FPGA ファミリで基数 2 の整数除算および高基数除算をサポート
System Generator v10.1 サービス パック 1 最新情報
System Generator の改善点
EDK インポート フローでの UCF サポートを向上
EDK での UCF (ユーザー制約ファイル) の処理が改善され、大きなサイズの UCF がサポートされるようになりました。インポートされた XPS プロジェクトの UCF ファイルは解析され、EDK プロセッサ ブロックの設定に基づいて変更されます。元の UCF ファイルを表示および変更し、XPS プロジェクトに再インポートすることも可能です。
PLB デュアル クロックのサポートを向上
異なるクロックを使用する PLB バス、MicroBlaze プロセッサ、およびその他のハードウェア ペリフェラルを駆動するのにクロック ジェネレータを使用する Xilinx Platform Studio プロジェクトを、HDL ネットリスト生成およびハードウェア協調シミュレーション用に自動的にインポートできるようになりました。
ザイリンクス DSP ブロックセットの拡張
CIC Compiler 1.2 既存のブロックへのアップデート
- CIC Compiler 1.1 と比較してシミュレーション スピードを約 4 倍向上
DDS Compiler 2.1 既存のブロックへのアップデート
- 以前のバージョンの DDS Compiler と比較して、コア生成時間を約 1/10 に短縮
- 負の周波数を指定可能
- 以前のバージョンの DDS Compiler でリセットがディアサートされた後に RDY 出力が 1 サイクル早く High になっていた問題を修正
System Generator v10.1 最新情報
System Generator および Project Navigator の統合
Project Navigator の新しいソース タイプにより、System Generator デザインの Project Navigator のより大きな設計に対して組み込みが容易になりました。
System Generator デザインを Project Navigator で構築することも可能です。
デバイス ファミリ サポート
DCM サポート
- System Generator は、オプショナルで自動で設計に DCM を含む機能を提供しています。オプショナルの DCM サポートにより、デザイナは意識することなく、出力したデザインのシリコン内に DCM を機能させることができます。
- 代替のオプションは、クロックポートを最上位にマニュアルで DCM に接続します。
デュアル非同期クロック - PLB46 用
- この性能により、柔軟性が向上しデザイナは設計内部の DSP およびエンベデッド プロセッシングを異なるクロック レートで動作させることが可能です。
ランタイム スピード向上
- シミュレーション時に 2 倍の速さで初期化
- System Generator ブロックセットの導入時に 10 倍の速さで初期化
M ベースの HW コシミュレーション
- HW コシミュレーション用にコンパイルした System Generator モデルは、 MATLAB 製品対応の MATLAB® M コード スクリプトに統合、コンフィギュレーションされて使用できます。
IP モデル追加
- FFT 5.0 - サイクリック プリフィックス インサーションを含む既存のブロックをサポート
- FIR コンパイラ 3.2 - Virtex-II および Spartan®-3A FPGA をサポート
- リセット ジェネレータ - 新しいブロックの提供する同期サンプル化されたリセット信号により、手動でリセット信号を作成する手順を削除
- CIC 1.1 - System Generator の新しいブロックを追加
サポートするサードパーティのツール
- MATLAB 2007a および 2007b
- Synplify Pro 8.9
- ModelSim 6.3c
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