22292 - 8.1i IP アップデート 1 CORE Generator - IP DSP : 新機能と既知の問題

アンサー #	22292
パーツ	IP-DSP Horizontal
最終更新日	2008-09-15 00:00:00.0
ステータス	Active
キーワード	ISE, LogiCORE, Binary Counter, Distributed Arithmetic FIR Filter, FIR Compiler, MAC FIR, MACC FIR, DVB S2 FEC Encoder, FFT, Floating-point, Divider Generator, Pipelined Divider, TCC Decoder 3GPP, CTC Encoder 3GPP, 新機能, 既知の問題, IP アップデート

ソリューション 1

8.1i IP アップデート 1 の新機能

LogiCORE Binary Counter V8.0
v8.0 r1 の新機能 :
-- Virtex-4 のサポートを追加
-- ISE 7.1i のサポートを追加
-- エリアおよびスピードを向上
-- 不正な値およびパラメータの組み合わせのチェックを、ビヘイビア モデルに拡張
-- バイパスおよび定数カウントの最適化に使用される新規 addsub

v8.0 r1 での修正点 :
-- 最大出力幅を 30 ビットに削減
-- データを 16 進数で入力し、ステップ サイズが 10 より大きい場合にコアが生成されないという問題を修正
-- GUI を修正

LogiCORE Convolutional Encoder v5.0
v5.0 の新機能 :
-- なし

v5.0 の修正点 :
-- コアの生成にユーザー指定のコードではなくデフォルト コードが使用されるという問題を修正

LogiCORE Divider Generator v1.0
v1.0 の新機能 :
-- 固定小数点の演算に引き放しRadix-2 アルゴリズムを使用
-- Pipelined Divider v3.0 LogiCORE と同様に動作
-- 浮動小数点の演算に新しい繰り返し除算アルゴリズムを使用
-- 高精度アルゴリズムは、ゼロ、無限大、NaN (Not a Number) を含む数値の表現を定義した IEEE 754 フォーマットに準拠
-- 高度なプリミティブ (ブロック RAM、乗算器、DSP48) を効果的に使用してエリアの小さい高速インプリメンテーションを実現
-- 最高のクロック スピードおよびスループットを実現するため完全にパイプライン化
-- アンダーフローおよびオーバーフロー出力を提供
-- オプションで非同期/同期クリア、クロック イネーブルを使用可能

LogiCORE DVB S2 FEC Encoder v1.2
v1.2 の新機能 :
-- なし

v1.2 の修正点 :
-- 短いフレーム BCH 多項式のエラーを修正
-- データシートのコア パフォーマンスに Spartan-3 のデータを追加

LogiCORE Fast Fourier Transform (xFFT) v3.2/パッチ 1
v.3.2 の新機能 :
-- Spartan-3E のサポートを追加
-- 3 つのアーキテクチャすべてに [Optimize for Speed using Xtreme DSP Slices] オプションを追加。Virtex-4 でこのオプションを使用すると、DSP48 を多数使用することで、コアのクロック スピードが向上します。リソースを使用することでパフォーマンスを向上させるもう 1 つの方法です。
-- [Bit/Digit Reversed Order] または [Natural Order] 出力を 3 つのアーキテクチャすべてで使用可能
-- [Input Data Width] および [Phase Factor Width] が拡張され、8 から 24 までのすべての値を設定可能
-- [Run Time Configurable Transform Length] を 3 つのアーキテクチャすべてで使用可能
-- Data for Radix-4 Burst I/O に Radix-2 Minimum Resources と同様に [Distributed RAM Memory Option] を使用可能

v.3.2 の修正点 :
-- Virtex-4 を使用する場合に Radix-4 Burst I/O で FFT 出力が不正になる問題を修正
-- コアが次の 2 つのケースで生成されない問題を修正
--Radix-4 Burst I/O または Radix-2 Minimum Resources アーキテクチャが選択され、出力幅が 35 ビット、位相係数幅が 20 または 24 ビットの場合
-- Pipelined Streaming I/O アーキテクチャが選択され、出力幅が 35 ビットより大きく、位相係数幅が 20 または 24 ビットの場合
-- Radix-4 Burst I/O または Radix-2 Minimum Resources が選択された場合、SCLR が最初にアサートされないと、START 信号が最初にトリガされた後コアのプロセスが開始しないという問題を修正
-- データシート v3.1 の最大クロック スピード数を修正
-- VHDL および Verilog の構造ビヘイビア モデルで結果が不正になる問題を修正

v3.2 パッチ 1 の修正点 :
-- Pipelined Streaming I/O アーキテクチャで、オーバーフローが発生したフレームの前後のオーバーフローが発生していないフレームに対してオーバーフローが示される問題を修正
-- リソースの予測で GUI に表示される DSP48 の数が不正である問題を修正
-- Pipelined Streaming I/O アーキテクチャで、リセット イベント (SCLR がアサートまたは新規の NFFT 値が取り込まれたとき) の後に不正な出力データが出力される問題を修正。この問題は、2 つのリセット イベントが約 40 CLK サイクル以内に発生すると、2 つ目のリセットが不完全となり、不完全な入力フレームから出力値 (DV = 1) を生成していることが原因で発生していました。

LogiCORE FIR Compiler v1.0
v1.0 の新機能 :
-- 初期リリース
-- ほとんどの FIR フィルタ インプリメンテーションの生成用インターフェイスを統合
-- MAC_FIR_V5_1 および DA_FIR_V9_0 コアの機能を組み込み

LogiCORE Floating Point v2.0
v2.0 の新機能 :
-- 固定小数点への変換および固定小数点からの変換をサポート
-- ワード長の選択を拡張
-- レイテンシをユーザーが指定可能
-- 除算および平方根のハードウェア再利用のレベルを指定可能
-- クロック イネーブルをサポート

v2.0 の修正点 :
-- データシートにタイミング情報を追加
-- フォーマット ダイアグラムを追加

LogiCORE Multiplier Generator v8.0
v8.0 の新機能 :
-- Spartan-3E エンベデッド乗算器 (MULT18X18SIO) のサポートを向上
-- 新しいハイブリッド (1 個の MULT18X18/DSP48 とファブリック) 乗算器インプリメンテーション
-- GUI を向上
-- 不正な値およびパラメータの組み合わせのチェックを、ビヘイビア モデルに拡張

v8.0 の修正点 :
-- Multiplier 7.0 の GUI の不正な動作を修正
-- Multiplier Generator 7.0 コアを複数生成するとデータ型が変更される問題を修正
-- 乗算器のビヘイビア VHDL が XtremeDSP のバックアノテートされたコアと一致しない問題を修正
-- 乗算器コア (v7.0) で柔軟性のないネットリストが生成される問題を修正
-- Verilog ビヘイビア モデルの不正なレイテンシを修正
-- 乗算器でレジスタ付き出力が使用されない問題を修正
-- ビヘイビア シミュレーションで予測と異なるレイテンシが示される問題を修正

LogiCORE TCC Decoder 3GPP v2.0
v2.0 の新機能 :
-- Virtex-4 のサポートを追加
-- ISE 8.1i のサポートを追加
-- パイプラインを追加してスループットを向上

v2.0 で削除された機能 :
-- 外部インターリーブ機能を削除
-- 外部ブロック メモリ機能を削除
-- オプションのメモリ管理機能を削除 (メモリ管理ユニットは常に作成される)
-- MAX および MAX STAR アルゴリズム オプションを削除

LogiCORE CTC Encoder 802.16e v1.1
v1.1 の新機能 :
-- 初期リリース

ソリューション 2

8.1i IP アップデート 1 の既知の問題

LogiCORE Binary Counter V8.0
-- GUI に示されるロード ピンと CE ピンの優先度が不正なため、生成されたコアでの優先度が GUI で選択したのとは逆になります。詳細は、(Xilinx Answer 22295) を参照してください。

LogiCORE Convolutional Encoder v5.0
-- 既知の問題はありません。

LogiCORE Divider Generator v1.0
-- 既知の問題はありません。

LogiCORE DVB S2 FEC Encoder v1.2
-- 既知の問題はありません。

LogiCORE Fast Fourier Transform (xFFT) v3.2/パッチ 1
-- 大型の FFT ポイント サイズの生成に時間がかかります。(Xilinx Answer 21988) を参照してください。
-- ビット幅によってはコアがインプリメントできません。詳細は、(Xilinx Answer 20307) を参照してください。



LogiCORE FIR Compiler v1.0
-- DA および MAC FIR フィルタ用に浮動小数点を固定小数点に変換する方法については、(Xilinx Answer 5366) を参照してください。
-- フィルタのレイテンシを決定する方法については、(Xilinx Answer 22674) を参照してください。
-- 無効なサンプル周波数を入力した場合、またはサンプル周波数を指定しない場合、FIR Compiler の GUI がクラッシュします。(Xilinx Answer 22673) を参照してください。
-- シングル レートおよび補間ハーフバンド パラレル フィルタを Virtex-4 用に生成できません。(Xilinx Answer 22705) を参照してください。
-- 「ERROR:sim - NgdBuild:153」または「ERROR:NgdBuild:604」というエラー メッセージが表示され、シングル レートの MAC FIR フィルタが生成されず、ネットリストが正しく作成されません。詳細は、(Xilinx Answer 22706) を参照してください。
-- MAC FIR を生成しようとすると「Error:sim:57」というエラー メッセージが表示されます。(Xilinx Answer 22675) を参照してください。
-- 係数が対称のときに複数カラムのサポートが使用できません。 詳細は、(Xilinx Answer 22936) を参照してください。

LogiCORE Floating Point v2.0



LogiCORE Multiplier Generator v8.0
-- SCLR リセットで DSP48 ベースの 35 x 18 乗算器の上位ビットがリセットされません。詳細は、(Xilinx Answer 23591)
を参照してください。-- Verilog の UniSim ベースのモデルとバックアノテートされたデザインでシミュレーションが一致しません。詳細は、(Xilinx Answer 23597) を参照してください。
-- ハイブリッドまたは定数係数乗算器をターゲットにした場合、乗算器にハンドシェーク信号を追加できません。詳細は、(Xilinx Answer 23598) を参照してください。
- A ポート入力の符号をダイナミックに制御する方法と A データ入力の符号を制御するのに a_signed 入力が使用できなくなった理由については、(Xilinx Answer 23599) を参照してください。
-- 非同期クリアを含む乗算器を生成する方法は、(Xilinx Answer 23600) を参照してください。
-- 分散メモリ ベースの係数定数乗算器を使用するとシミュレーションが一致しません。詳細は、(Xilinx Answer 23601) を参照してください。
-- 再読み込み可能な係数定数乗算器の出力が不正です。詳細は、(Xilinx Answer 23602) を参照してください。
CORE Generator で表示されるコアが Project Navigator を使用して生成できないのはなぜですか。詳細は、(Xilinx Answer 23603) を参照してください。

LogiCORE TCC Decoder 3GPP v2.0
-- 既知の問題はありません。

LogiCORE CTC Encoder 802.16e v1.1
-- 既知の問題はありません。

ソリューション 3

既存の IP の既知の問題

LogiCORE CIC v3.0
-- CIC Filter v3.0 で、データ入力の完全にダイナミックなビット範囲を使用する入力に対してオーバーフローが発生します。詳細は、(Xilinx Answer 12480) を参照してください。
-- CIC Filter v3.0 のリセットについては、(Xilinx Answer 20187) を参照してください。
-- CIC Filter v3.0 の入力および出力データ フォーマットについては、(Xilinx Answer 17210) を参照してください。

LogiCORE Complex Multiplier v2.1
-- Complex Multiplier での Spartan-3E のサポートについては、(Xilinx Answer 21467) を参照してください。

LogiCORE CORDIC v3.0
-- 出力幅が 12 ビットより大きい場合、出力が変化しません。詳細は、(Xilinx Answer 20371) を参照してください。

LogiCORE Distributed Arithmetic FIR (DA FIR) v9.0
-- DA FIR を使用すると CORE Generator でメモリ使用に関する問題が発生します。詳細は、(Xilinx Answer 18663) を参照してください。
-- 補間ハーフバンド フィルタのビヘイビア モデルの幅とネットリストの出力幅が一致しません。詳細は、(Xilinx Answer 21414) を参照してください。
-- ハーフ バンド補間で係数のゼロがチェックされません。詳細は、(Xilinx Answer 20840) を参照してください。

LogiCORE DA FIR Filter、DDC、MAC FIR
-- ザイリンクス DA FIR および MAC FIR フィルタの浮動小数点係数を固定小数点係数に変換する方法については、(Xilinx Answer 5366) を参照してください。
-- COE ファイルに不正なパラメータがあることを示すエラー メッセージが異なる基数フォーマットで表示されます。詳細は、(Xilinx Answer 14202) を参照してください。

LogiCORE DCT v2.1
-- DCT を Spartan-3 および Virtex-4 デバイスにインプリメントできます。詳細は、(Xilinx Answer 18937) を参照してください。

LogiCORE DCT v2.1
-- DCT の出力幅が正しく計算されず、Java でエラーが発生します。詳細は、(Xilinx Answer 20459) を参照してください。

LogiCORE DDS v5.0
-- DDS データシートに古い Web リンクが記載されています。詳細は、(Xilinx Answer 21397) を参照してください。

LogiCORE DDS v5.0
-- DDS チャネル出力が予測どおりに動作しません。詳細は、(Xilinx Answer 21474) を参照してください。

LogiCORE 1024-pt FFTv1.0
-- FFT/IFFT のデータシートにあるブロック RAM のコンフィギュレーションがハードウェアのコンフィギュレーションと一致しません。詳細は、(Xilinx Answer 15311) を参照してください。

LogiCORE 16-pt FFT v2.0
-- 16 ポイントの Virtex FFT でのスライス使用率が 64 ポイントの FFT のものより大きくなります。詳細は、(Xilinx Answer 8765) を参照してください。

LogiCORE 256-pt FFT v2.0
-- Virtex-II デバイスで FFT を使用すると、PAR で警告およびエラー メッセージが表示されます。詳細は、(Xilinx Answer 13173) を参照してください。

LogiCORE 32-pt FFT v1.0
-- FFT コアの Verilog モデルがありません。詳細は、(Xilinx Answer 11155) を参照してください。

LogiCORE 64-pt FFT v2.0
-- 64 ポイント FFT v2.0 で RESULT 信号が正しくリセットされません。(Xilinx Answer 15383) を参照してください。

LogiCORE FFT
-- 固定ネットリスト FFT (64、256、1024) コアをシミュレーションすると、警告メッセージが多数表示されます。詳細は、(Xilinx Answer 14861) を参照してください。
-- TMS コンフィギュレーションでの RAM X への書き込みにおける固定ネットリスト FFT (64、256、1024) コアへの出力の接続については、(Xilinx Answer 9288) を参照してください。

LogiCORE MAC v4.0
- Virtex-4 の最大サイクル数については、(Xilinx Answer 21511) を参照してください。

LogiCORE MAC FIR v5.1
-- 1 つのプロジェクトで異なる COE ファイルを使用する場合の複数の MAC FIR のサポートについて。(Xilinx Answer 16433) を参照してください。
-- バックアノテートされた Verilog シミュレーションで、メモリの競合エラーが発生します。詳細は、(Xilinx Answer 16106) を参照してください。
-- COE エラーが異なるフォーマットでレポートされます。詳細は、(Xilinx Answer 14202) を参照してください。
-- ビット幅によってはコアがインプリメントできません。詳細は、(Xilinx Answer 20307) を参照してください。



LogiCORE Pipelined Divider v3.0
-- Verilog ビヘイビア シミュレーションの実行方法は、(Xilinx Answer 20615) を参照してください。

LogiCORE RAM-based Shift Register v8.0
-- 大型の RAM ベースのシフト レジスタが生成されません。詳細は、(Xilinx Answer 21410) を参照してください。

LogiCORE Reed Solomon Encoder v5.0
- イネーブル ピンが表示されるのに、使用できません。詳細は、(Xilinx Answer 19526) を参照してください。

LogiCORE Reed Solomon Decoderv5.1
-- 2 チャネルのリード ソロモンに対して処理遅延の警告メッセージが表示されます。詳細は、(Xilinx Answer 21769) を参照してください。