22300 - LogiCORE SPI-4.2 (POS-PHY L4) v7.4 - リリース ノートおよび既知の問題

アンサー #	22300
パーツ	CORE Generator POS PHY Level 4
最終更新日	2006-04-12 00:00:00.0
ステータス	Active
キーワード	[[IP_UPDATE_1]]

ソリューション

新機能

- Sink コアで連続ダイナミック アライメントをサポート
- ボード レベルのデバッグに役立つ信号ピン (SrcOofOverride) を追加
- ボード レベルのデバッグに役立つ Sink SPI-4.2 入力の反転をサポート

修正点

- シンク (FIFO) に 1 パケット残っているときに Sink コアが空になる問題を修正
- FIFO ユーザー インターフェイス上で Sink コアによりデータが複製される問題を修正
- SnkFFBurstErr 信号が不正にアサートされる問題を修正

一般情報

- バージョン 7.4 の SPI-4.2 コアは、Virtex-4 ファミリのみをサポートします。 Virtex-II および Virtex-II Pro デザインには、最新版の v6.x シリーズ SPI-4.2 コアを使用してください。このコアは、SPI-4.2 IP ラウンジから入手できます。http://www.xilinx.co.jp/bvdocs/ipcenter/data_sheet/spi4_2_product_spec.pdf
- バージョン 7.4 のコアは、ISE 8.1i サービス パック 1 で使用できます。
- 1 つのデバイスに複数の SPI-4.2 コアを含める場合は、各インスタンスに異なるコンポーネント名を付けてコアを生成する必要があります。 SPI-4.2 ユーザー ガイドの「Special Design Consideration」章にある「Multiple Core Instantiation」セクションを参照してください。

(Xilinx Answer 22704) v7.3 から v7.4 への移行について
(Xilinx Answer 22703) v6.2 から v7.4 への移行について
(Xilinx Answer 21386) グローバル クロックとリージョナル クロックの使用について
(Xilinx Answer 21069) ダイナミック位相アライメントまたは SPI コアを使用する場合の RD クロックの最少周波数は 220MHz
(Xilinx Answer 20430) Virtex-4 を使用した SPI-4.2 v7.1 コアと Lite v2.0.1 コアの消費電力量
(Xilinx Answer 15500) DCM で TSClk の位相を 180 度ずらす方法
(Xilinx Answer 20017) SPI-4.2 コアでサポートされる I/O 規格 (IOSTANDARD) について
(Xilinx Answer 21959) DCM スタンバイ ロジックを使用した SPI-4.2 デザインをシミュレーションでは、SDF を使用したタイミング シミュレーションのみがサポートされる
(Xilinx Answer 22392) スレーブ クロック モードの Source コアには Sink コアからの汎用クロックではなく別のマスタ Source コアからのクロックを使用する

v7.4 に関する既知の問題
v7.4 での問題修正にはパッチが必要です。(Xilinx Answer 23155) を参照してください。

コア生成の問題
(Xilinx Answer 15493) CORE Generator で PL4 コアを生成すると、「ERROR:Failure to create .sym symbol file. Cannot post process ASY symbol file. File C:\test\5_2i\pl4_core.asy does not exist.」
「ERROR: Did not generate ISE symbol file for core <pl4_core>.」というエラー メッセージが表示される

制約およびインプリメンテーションの問題
(Xilinx Answer 20000) NGDBuild を実行すると警告/情報メッセージが表示される
(Xilinx Answer 21439) MAP を実行すると、複数の警告/情報メッセージが表示される
(Xilinx Answer 21320) PAR を実行すると、複数の警告/情報メッセージが表示される
(Xilinx Answer 21363) Virtex-4 デザインの場合、SPI4.2 デザインを完全に配置できない
(Xilinx Answer 20280) SPI-4.2 FIFO ステータス信号の I/O 規格を LVTTL に設定すると PAR でエラーが発生する
(Xilinx Answer 20040) Timing Analyzer (TRACE) のレポートに「0 items analyzed」と表示される
(Xilinx Answer 19999) 「ERROR:BitGen:169 - This design contains one or more evaluation cores for which bitstream generation is not supported.」というエラー メッセージが表示される
(Xilinx Answer 20319) インプリメンテーションを実行中に、定義されていないシングルエンドの I/O がデフォルトで LVCMOS に設定されると、NGDBuild で警告メッセージが表示される
(Xilinx Answer 20017) SPI-4.2 コアの信号がデフォルトで LVDS に設定されるが、内部デバイス終端が使用されない。 内部終端が必要な場合は、UCF で定義する必要があります。 v7.3 の場合は、wrapper.ucf ファイルであらかじめ定義されていますが、 アンコメントする必要があります。 サポートされる I/O については、(Xilinx Answer 20017) を参照してください。
(Xilinx Answer 21958) SPI-4.2 デザインをインプリメントすると、NGDBuild を実行中に DIFF_TERM 制約でエラーが発生する

シミュレーションの問題
(Xilinx Answer 21409) ダイナミック位相アライメントを使用した場合、PhaseAlignComplete 信号がアサートされず、SnkOof がディアサートされない
(Xilinx Answer 21319) SPI-4.2 のサンプル デザインでタイミング シミュレーションを実行すると、「TDat Error: Data Mismatch」というエラー メッセージが複数表示される
(Xilinx Answer 21321) Sink コアをダイナミック アライメント モードに設定した SPI-4.2 デザインでタイミング シミュレーションを実行すると、「Error: */X_ISERDES SETUP Low - - VIOLATION ON D WITH RESPECT TO CLK」というエラー メッセージが複数表示される
(Xilinx Answer 21322) SPI-4.2 デザインでタイミング シミュレーションを実行すると、セットアップ、ホールド、リカバリ違反が発生する
(Xilinx Answer 21362) Verilog タイミング シミュレーションを実行すると、TDat 出力が常に 0000 になり、リセット後にトレーニング パターンが送信されない
(Xilinx Answer 20030) シミュレーションの始めに複数の警告メッセージが表示される
(Xilinx Answer 15578) NC-Verilog (Cadence) または VCS (Synopsys) を使用して SPI-4.2 (PL4) コアをシミュレーションすると、異常な一定しないビヘイビアが見られる
(Xilinx Answer 21316) サンプル デザインでタイミング シミュレーションを実行すると、DIP2 が一致しないというエラーが発生する
(Xilinx Answer 21959) DCM スタンバイ ロジックを使用した SPI-4.2 デザインをシミュレーションする場合、SDF を使用したタイミング シミュレーションのみがサポートされる

ハードウェアの問題
(Xilinx Answer 20796) Virtex-4 デザインに SPI-4.2 コアを含める場合、シリコンの問題に注意する必要がある
(Xilinx Answer 20022) 固定スタティック アライメントを使用する場合、ターゲット システムが最大システム マージンを含み、さまざまな電圧、温度、プロセス (複数のチップ) で動作するよう最適な IOBDELAY (ISERDES) 値または DCM 設定 (PHASE_SHIFT) を決定する必要がある
(Xilinx Answer 15442) ダイナミック アライメントを使用した SPI-4.2 (PL4) Sink コアで、PhaseAlignComplete をアクティブにできないか、同期が失われるか、または DIP4 エラーが発生する
- ハードウェア評価ライセンスを使用して CORE Generator で SPI4.2 の GUI を開くと、 ハードウェアは 6 ～ 8 時間でタイムアウトするというメッセージが表示されるが、 2 時間しか実行できない

SPI- 4.2 (SPI4.2) v7.3 に関する既知の問題
SPI-4.2 v7.3 コアは、廃止されました。 コアを最新のバージョンにアップグレードしてください。
SPI-4.2 v7.3 の問題は、(Xilinx Answer 21918) を参照してください。

SPI- 4.2 (SPI4.2) v7.2 に関する既知の問題
SPI-4.2 v7.2 コアは、廃止されました。 コアを最新のバージョンにアップグレードしてください。
SPI-4.2 v7.2 の問題は、(Xilinx Answer 21032) を参照してください。

SPI- 4.2 (SPI4.2) v7.1 に関する既知の問題
SPI-4.2 v7.1 コアは、廃止されました。 コアを最新のバージョンにアップグレードしてください。
SPI-4.2 v7.1 の問題は、(Xilinx Answer 20274) を参照してください。