22320 - LogiCORE PCI Express v3.3 - 8.2i IP アップデート 2 (8.2i IP_2i) のリリース ノートと既知の問題

アンサー #	22320
パーツ	PCI Express
最終更新日	2007-01-29 00:00:00.0
ステータス	Active
キーワード	CORE, COREGen, CORE Generator, コア

ソリューション

pci_exp_2_lane_32b_ep、pci_exp_4_lane_32b_ep、 pci_exp_8_lane_64b_ep コアのアップデート

CORE Generator アップデート (8.2i IP アップデート 1) では、 pci_exp_1_lane_32b_ep、pci_exp_4_lane_32b_ep、pci_exp_8_lane_64b_ep コアがアップデートされています。 このアップデートは、現在の 8.2i i インストールを上書きするようにダウンロードおよびインストールする必要があります。 アップデートの詳細は、(Xilinx Answer 23831) を参照してください。 This update is located at:
http://www.xilinx.com/xlnx/xil_sw_updates_home.jsp.

pci_exp_1_lane_64b_ep および pci_exp_4_lane_64b_ep コアのアップデート

pci_exp_1_lane_64b_ep および pci_exp_4_lane_64b_ep コアを使用している場合、次のサイトからこのアップデートを含む ZIP ファイルをダウンロードしてください。
http://japan.xilinx.com/pciexpress

v3.3 の既知の問題

- 非同期リンクを使用したクロック訂正の設定については、(Xilinx Answer 24031) を参照してください。



- PCI Express PIPE Endpoint コアは、「PCI Express Base Specification v1.1」のセクション 4.2.6.10 に記述されているループバック スレーブ機能をインプリメントしません。PCI Express Endpoint はループバック スレーブ モードにはできません。 これは、テストとデバッグで主に使用されるモードで、通常の動作には必要ありません。

以前のリリースの情報

v3.2 の新機能
- ISE 8.2i のサポート
- 新規 cfg_dsn ポート。ユーザー アプリケーションが 64 ビットのデバイス シリアル番号を使ってこのポートを駆動します。
- PCI Express ダウンロードストリーム ポート論理シミュレーション モデルをユーザー テストベンチの一部として含みます。

v3.2 の一般情報

- 消費電力と損失電力の GUI パラメータが 16 進数ではなく 10 進数で入力できるようになりました。
- cfg_dsn と呼ばれる新しい入力ポートをコアに追加。GUI の [Device Serial Number] フィールドに取って変わりました。 デバイス シリアル番号はコアへの入力ポートになったため、ユーザーがコアを再生成しなくても番号を変更できるようになりました。 デバイス シリアル番号の詳細は、「PCI Express Base Specification」のセクション 7.12.2 を参照してください。
- 上記の 2 つの変更により、既存のv3.1 の CORE Generator の XCO ファイルでは、同じパラメータで v3.2 のコアを生成できません。 ザイリンクスでは、既存の XCO ファイルを v3.2 と互換性のある XCO ファイルにアップグレードする Perl スクリプトを提供しています。 このスクリプトは、消費電力と損失電力のパラメータを 10 進数に変更し、コアのバージョンを v3.2 に変更し、デバイス シリアル番号のパラメータをコメント アウトします。 スクリプトは、次の FTP サイトから入手できます。
ftp://ftp.xilinx.com/pub/utilities/fpga/pcie_xco_ver_migrate.zip

- v3.2 の UCF ファイルでの変更を含めるには、v3.1 から v3.1.3 までの UCF ファイルをアップデートする必要があります。 タイミング制約のフォーマットは使用しているコアによって変わる場合があります。 階層パスも変わることがあります。 デザインを v3.2 にアップグレードする場合は、このコアに含まれる新規の UCF ファイルをガイドとして使用し、既存の UCF ファイルをアップデートしてください。次は、コアの階層の変更例です。

PIN "pci_interface/ep/BU2/U0/pci_exp_4_lane_32b_ep0/plm/v4f_mgt/gt11_by4/GT11_PCIEXP_4_INST.TXPMARESET" TIG ;

変更後 :

PIN "pci_interface/ep/BU2/U0/interface_32bit.pcie_4_lanepci_exp_4_lane_32b_ep0/plm/v4f_mgt/gt11_by4/GT11_PCIEXP_4_INST.TXPMARESET" TIG ;

v3.2 の既知の問題

- trn_trem_n および trn_rrem_n ポートが原因で表示される pci_exp_1_lane_32b_ep と pci_exp_4_lane_32b_ep コアの警告メッセージの詳細は、(Xilinx Answer 23225) を参照してください。
- プログラム済み電力管理およびアクティブ ステート電力管理はこのリリースではサポートされていません。 PCI Express のリンクは、D0 以外の電力管理ステートに駆動されません。 PCI Express コアのトランスミッタが L0 に駆動されず、PCI Express のリンクがアクティブ ステート電力管理の一部として L1 に駆動できません。
- PCI Express Endpoint コアは、「PCI Express Base Specification v1.1」のセクション 4.2.6.10 に記述されているループバック スレーブ機能をインプリメントしません。PCI Express Endpoint はループバック スレーブ モードにはできません。 これは、テストとデバッグで主に使用されるモードで、通常の動作には必要ありません。

v3.1 リビジョン 3 の新機能

- Virtex-4FX ES4 ステッピングの 250 MHz sys_clk をサポート 125MHz の使用に関する情報は、(Xilinx Answer 23407) を参照してください。

v3.1 リビジョン 3 の入手方法

- このリビジョンは次の FTP サイトよりダウンロードできます。
ftp://ftp.xilinx.com/pub/swhelp/coregen/pci_express_v3_1_rev3.zip

このパッチをインストールする前に、8.1i SP3 IP アップデート 1 が既にインストールされていることを確認してください。

v3.1 リビジョン 3 の修正

- PCI Express レーンがリバースされ接続されたダウンストリームでレーン リバースがサポートされている場合、4 レーンおよび 8 レーン エンドポイント コアの物理的リンクは、1 レーンに連結されます。
- 接続されたダウンストリーム ポートが Init FC DLLP を送信する前に 16 個の論理アイドル シンボルを送信すると、エンドポイント LTSSM がコンフィギュレーション完了状態からコンフィギュレーション アイドル状態に変化しません。

v3.1 リビジョン 3 の既知の問題

- pci_exp_1_lane_32b_ep と pci_exp_4_lane_32b_ep のシミュレーション時に trn_trem_n および trn_rrem_n ポートが原因で警告メッセージが表示される問題 (Xilinx Answer 23225)
- ユーザー ガイドに記載されている pci_exp_1_lane_32b_ep コアで使用可能なトランスミット バッファ数が正しくない問題 (Xilinx Answer 23226)
- プログラム済み電力管理およびアクティブ ステート電力管理はこのリリースでサポートされません。 PCI Express のリンクは、D0 以外の電力管理ステートに駆動されません。 PCI Express コアのトランスミッタが L0 に駆動されず、PCI Express のリンクがアクティブ ステート電力管理の一部として L1 に駆動できません。
- PCIe Express PIPE Endpoint コアは、「PCI Express Base Specification v1.1」のセクション 4.2.6.10 に記述されているループバック スレーブ機能をインプリメントしません。PCI Express Endpoint はループバック スレーブ モードにはできません。 これは、テストとデバッグで主に使用されるモードで、通常の動作には必要ありません。

v3.1 リビジョン 2 の新機能

- 8.1i サービス パック 3 のサポートを追加しました。
メモ : Virtex-4 の PCI Express デザインには、8.1i SP3 が必要です。
- Virtex-4 FX ES4 のステッピング サポート : Virtex-4 FX コアに含まれる補正ブロック 1.4.1 により CES4 シリコン ステッピングがサポートをサポート

v3.1 リビジョン 2 で修正された問題

- 64 ビットの転送処理インターフェイスに送信される TLP Digest (および TD ビット セット) 付きの 3 DWORD TLP がコアにより破損する問題
- メモリ リード 32 (MRd32) TLP に CplD (Completion with Data TLPs) が先行または後続すると、trn_rbar_hit_n ビットがアサートされない問題
- 通知/非通知のクレジット キューのタイムアウト UpdateFC DLLP が仕様で推奨される頻度以上で転送される問題

v3.1 リビジョン 2 の既知の問題

- pci_exp_1_lane_32b_ep と pci_exp_4_lane_32b_ep のシミュレーション時に trn_trem_n および trn_rrem_n ポートが原因で警告メッセージが表示される問題 (Xilinx Answer 23225)
- ユーザー ガイドに記載されている pci_exp_1_lane_32b_ep コアで使用可能なトランスミット バッファ数が正しくない問題 (Xilinx Answer 23226)
- プログラム済み電力管理およびアクティブ ステート電力管理はこのリリースでサポートされません。 PCI Express のリンクは、D0 以外の電力管理ステートに駆動されません。 PCI Express コアのトランスミッタが L0 に駆動されず、PCI Express のリンクがアクティブ ステート電力管理の一部として L1 に駆動できません。
- PCIe Express PIPE Endpoint コアは、「PCI Express Base Specification v1.1」のセクション 4.2.6.10 に記述されているループバック スレーブ機能をインプリメントしません。PCI Express Endpoint はループバック スレーブ モードにはできません。 これは、テストとデバッグで主に使用されるモードで、通常の動作には必要ありません。

v3.1 リビジョン 1 の新機能
- 8.1i サービス パック 2 のサポートを追加しました。
- Virtex-4 FX コアに含まれる補正ブロック 1.1.1 により CES2 シリコン ステッピングをサポートします。

v3.1 リビジョン 1 で修正された問題

- PME_TO_ACK メッセージの TLP 配線フィールドを修正しました。
- ModelSim シミュレーション スクリプトを追加しました。
- 未承認の ERR_FATAL Message TLP が生成される問題を修正しました。 これは、致命的なエラーがレポートされるように設定されている場合に発生していました。 受信した Ack DLLP が CRC の結果削除され、TLC リプレイが Ack Timeout の結果発生する場合、ERR_FATAL メッセージが表示される可能性がありました。
- 未承認の ERR_NONFATAL Message TLP が生成される問題を修正しました。 致命的なエラー以外のエラーがレポートされるように設定されている場合、受信した Configuration Write Type0 TLP と以前に受信した Configuration Write Type0 TLP のバスおよびデバイス番号が異なると、ERR_NONFATAL メッセージ TLP が生成されました。
- pci_exp_1_lane_32b_ep および pci_exp_4_lane_32b_ep コアを使用する場合、デバイス シリアル番号 Extended Capability レジスタまたは PCI Express Extended Capability レジスタ (バイト オフセット 0x400 ～ 0xFFF) への読み出しは、デバイスおよびベンダ ID またはすべて 0 を出力していました。 この問題は修正されています。
- pci_exp_1_lane_32b_ep コアまたは pci_exp_4_lane_32b_ep コアを生成した場合、コアの TRN_TBUF_AV 出力が 5 ビット幅ではなく 4 ビット幅になる問題を修正しました。
- pci_exp_1_lane_32b_ep コアまたは pci_exp_4_lane_32b_ep コアに誤って TRN_RREM 出力ポートおよび TRN_TREM 入力ポートが追加される問題を修正しました。
- CORE Generator の [Advanced Link Layer Settings] ボックスで [Automatically calculate timer values] のチェック ボックスをオフにすると、コアで 0 が誤ってタイムアウト カウンタで駆動される問題が修正されました。

v3.1 リビジョン 1 の既知の問題

- CORE Generator GUI での [Advanced Link Layer Settings] ボックスに関連する問題 (Xilinx Answer 23129)
- v3.1 リビジョン 1 コアのユーザー ガイドの入手先 (Xilinx Answer 23176)
- プログラム済み電力管理およびアクティブ ステート電力管理はこのリリースでサポートされません。 PCI Express のリンクは、D0 以外の電力管理ステートに駆動されません。 PCI Express コアのトランスミッタは L0 に駆動できず、PCI Express のリンクはアクティブ ステートの電力管理の一部として L1 に駆動できません。
- PCIe Express PIPE Endpoint コアは、「PCI Express Base Specification v1.1」のセクション 4.2.6.10 に記述されているループバック スレーブ機能をインプリメントしません。PCI Express Endpoint はループバック スレーブ モードにはできません。 これは、テストとデバッグで主に使用されるモードで、通常の動作には必要ありません。

v3.1 の新機能

- ISE 8.1i のサポート追加
- CORE Generator の統合
- ポート変更 : cfg_cfg コンフィギュレーション ポートの削除。 コアは、CORE Generator IP のカスタマイズ GUI を使用してカスタマイズできるようになりました。
- PCI Express の 8 レーンのサポートを追加しました。
- すべてのサポートされたコア (1、4、8 レーン) に PIO サンプル デザインが含まれました。

v3.1 の既知の問題

- PME_TO_ACK メッセージの配線フィールドに関する問題 (Xilinx Answer 22679)
- ModelSim のサポート (Xilinx Answer 22718)
- pci_exp_1_lane_32b_ep および pci_exp_1_lane_64b_ep コアの余分なポートに関する問題 (Xilinx Answer 22719)
- pci_exp_1_lane_32b_ep コアおよび pci_exp_1_lane_64b_ep コアの TRN_TBUF_AV ポート幅に関する問題 (Xilinx Answer 22721)
- pci_exp_1_lane_32b_ep コアおよび pci_exp_1_lane_64b_ep コアの PCI Express Extended Capability レジスタに関する問題 (Xilinx Answer 22723)
- CORE Generator のカスタマイズ用 GUI の 7 ページ目の [Automatically calculate timer values (Recommended)] に関する問題 (Xilinx Answer 22783)
- プログラム済み電力管理およびアクティブ ステート電力管理はこのリリースでサポートされません。 PCI Express のリンクは、D0 以外の電力管理ステートに駆動されません。 PCI Express コアのトランスミッタは L0 に駆動できず、PCI Express のリンクはアクティブ ステートの電力管理の一部として L1 に駆動できません。
- PCIe Express PIPE Endpoint コアは、「PCI Express Base Specification v1.1」のセクション 4.2.6.10 に記述されているループバック スレーブ機能をインプリメントしません。PCI Express Endpoint はループバック スレーブ モードにはできません。 これは、テストとデバッグで主に使用されるモードで、通常の動作には必要ありません。