22324 - LogiCORE Fibre Channel Arbitrated Loop v1.1 コア - リリース ノートおよび既知の問題
LogiCORE Fibre Channel Arbitrated Loop v1.1 コア - リリース ノートおよび既知の問題
| アンサー # | 22324 |
| パーツ | IP-Datacom/Storage |
| 最終更新日 | 2006-06-01 00:00:00.0 |
| ステータス | Active |
| キーワード | patch, installation, instruction, v1.1, ip1_i, IP Update 1, パッチ, インストール, 命令, アップデート |
問題の詳細
キーワード : patch, installation, instruction, v1.1, ip1_i, IP Update 1, パッチ, インストール, 命令, アップデート
このアンサーには、8.1i IP アップデート #1 でリリースされた LogiCORE Fibre Channel Arbitrated Loop v1.1 コアのリリース ノートを示します。内容は次のとおりです
- 新機能
- 修正点
- 既知の問題
インストール手順およびデザイン ツール要件は、(Xilinx Answer 22155) を参照してください。
ソリューション
新機能- 初期リリース
修正点
- なし
既知の問題
- Fibre Channel Arbitrated Loop ユーザー ガイドの日付ですが、2005 年は 2006 年の間違いです。
- デモ テストベンチでスピードの切り替え中にメモリの競合が発生します。 これらのエラーの詳細は、(Xilinx Answer 22665) を参照してください。
- Verilog でのタイミング シミュレーションで、シミュレーション開始時にタイミング エラーが発生します。 これらのエラーの詳細は、(Xilinx Answer 22666) を参照してください。
- タイミング シミュレーションで DCM_STANDBY マクロのセットアップ/ホールド エラーがレポートされることがあります。 タイミング違反の詳細は、(Xilinx Answer 22667) を参照してください。
- refclk_init 周期の UCF 制約が、Virtex-4 1/2G コアには不正な周期で生成されます。 この問題の修正方法の詳細は、(Xilinx Answer 22789) を参照してください。
- デザインの例では、Virtex-4 v1.2.1 Calibration Block (CES2/3 用) を使用しています。 v1.2.2 Calibration Block (CES2/3 用) を v1.4.1 Calibration Block (CES4 用) にマイグレートするには、(Xilinx Answer 22477) を参照してください。