22390 - LogiCORE SPI-4.2 (POS-PHY L4) Lite v3.1 - リリース ノートおよび既知の問題

アンサー #	22390
パーツ	CORE Generator POS PHY Lite
最終更新日	2006-01-31 00:00:00.0
ステータス	Active
キーワード	CORE Generator, COREGen, IP, update, 8.1i, #1, ip1_i, PL4, packet, SONET, physical, link, layer, source, synchronous, phase, alignment, sink, static, spi4.2, spi4-2, quarter, rate, アップデート, パケット, 物理, リンク, 層, ソース, 同期, 位相, アライメント, スタティック, レート

ソリューション

v3.1 の新機能

ISE 8.1i をサポート

v3.1i の修正点

- GUI で Sink Almost Full Mode パラメータが正しく設定されない問題を修正
- Sink Almost Full Threshold が 6 未満の場合にコアでエラーが発生する問題を修正
- Synplify でコア ラッパが合成されない問題を修正
- Synplify で Sink ユーザー クロック モジュール内のDCM が不正な属性で合成される問題を修正

一般情報

(Xilinx Answer 20430) SPI-4.2 Lite コアの電力消費量
(Xilinx Answer 20017) SPI-4.2 コアでサポートされる I/O 規格
複数コア : 1 つのデバイスで複数の SPI-4.2 コアを使用する場合は、『SPI-4.2 Lite User Guide』の「Special Design Consideration」の章にある「Multiple Core Instantiation」セクションを参照してください。 複数のコアを生成する際は、コアのコンフィギュレーションにかかわらず、各インスタンスのコンポーネント名をそれぞれ異なるものにする必要があります。

v3.1 の既知の問題

コアの生成に関する問題

(Xilinx Answer 22041) [ASY Symbol File] オプションを使用すると、シンボル ピンのコンフィギュレーション中に「ERROR:sim:158 - Tcl」というエラーが発生する

制約およびインプリメンテーションの問題

(Xilinx Answer 22724) Spartan-3 および Spartan-3E を指定した場合に PAR で警告およびエラーが発生する
(Xilinx Answer 22009) SPI-4.2 Lite コアを含むデザインをインプリメントすると、NGDBuild の段階で情報メッセージと警告メッセージが複数表示される
(Xilinx Answer 21998) SPI-4.2 Lite コアを含むデザインをインプリメントすると、MAP の段階で警告メッセージが複数表示される
(Xilinx Answer 21999) SPI-4.2 Lite コアを含むデザインをインプリメントすると、BitGen の段階で警告メッセージが複数表示される
(Xilinx Answer 22011) UCF ファイルに制約例が記述されていない
(Xilinx Answer 22012) 3 つのリージョナル クロックに TSClk が配線されず、PAR で未配線ネットのエラーが発生する
(Xilinx Answer 19999) 「ERROR:BitGen:169 - This design contains one or more evaluation cores for which bitstream generation is not supported.」というエラー メッセージが表示される

一般的なシミュレーションの問題

(Xilinx Answer 21319) TDat エラー : タイミング シミュレーションでデータが一致しないというエラーが発生する
(Xilinx Answer 21974) タイミング シミュレーションで「RStat Error : DIP2 error received. Expecting 01, received 00. SnkDip2ErrReqFlag = 0」というエラーが発生する
(Xilinx Answer 21975) シミュレーション中にサンプル デザインのテストベンチで DataMaxT が違反したとレポートされる
(Xilinx Answer 22001) サンプル デザインでソース セグメント パケットに関する警告が出力される
(Xilinx Answer 21350) デモ テストベンチで RDat プロトコル違反に関する警告が出力される
(Xilinx Answer 21976) Sink ユーザー クロック モードで、Locked_RDClk 信号がシミュレーション時間に対して定義されない
(Xilinx Answer 22002) サンプル デザインのテストベンチが 100MHz で実行されるが、Spartan-3E には高速過ぎる
(Xilinx Answer 21322) タイミング シミュレーションのエラー : セットアップ、ホールド、リカバリ違反
(Xilinx Answer 22026) SPI-4.2 Lite デザインをシミュレーションすると、「Error: /X_ODDR HOLD Low VIOLATION ON D1 WITH RESPECT TO C;」というエラー メッセージが表示される

ハードウェアの問題

(Xilinx Answer 20796) Virtex-4 を使用した SPI4.2 を含むデザインでシリコンの問題が発生する
(Xilinx Answer 20022) 固定スタティック アライメントを使用すると、ターゲット システムが最大システム マージンを含み、さまざまな電圧、温度、プロセス (複数のチップ) で動作するよう最適な IOBDELAY (ISERDES) 値または DCM 設定 (PHASE_SHIFT) を決定する必要がある