23324 - Virtex-4 RocketIO - キャリブレーション ブロック v1.2.1 - USER_TXLOCK および USER_RXLOCK またはいずれかの信号がアサートされない
Virtex-4 RocketIO - キャリブレーション ブロック v1.2.1 - USER_TXLOCK および USER_RXLOCK またはいずれかの信号がアサートされない
| アンサー # | 23324 |
| パーツ | FPGA - RocketIO |
| 最終更新日 | 2006-06-13 00:00:00.0 |
| ステータス | Active |
| キーワード | FX, MGT, PMA, PLL, lock, ロック |
問題の詳細
キーワード : FX, MGT, PMA, PLL, lock, ロック
キャリブレーション ブロック v1.2.1 を使用すると、MGT TXLOCK/RXLOCK ポートがアサートされても USER_TXLOCK および USER_RXLOCK、またはそのいずれかの信号がアサートされません。 この問題は、FPGA のスライス使用率が上昇すると発生しやすくなります。
ソリューション
キャリブレーション ブロック v1.2.1 のタイマー回路は、GSR がリリースされた時に DCLK が安定していないと、設定/ホールド タイミング違反が発生し、誤動作します。 たとえば DCLK クロックを生成する DCM を使用したデザインでは、この問題が発生しやすくなります。 FPGA のリコンフィギュレーションでは、ロックアップのリカバリが必要です。キャリブレーション ブロック v1.2.2 では、この問題が修正されています。 キャリブレーション ブロック v1.2.2 は、キャリブレーション ブロック v1.2.1 の直接の代替品で、ポート インターフェイスは同一です。 ただし、モジュールおよびエンティティ名は、バージョン番号が名前の一部となるため、異なります (...v1_2_1 は v1_2_2 となる)。
キャリブレーション ブロック v1.2.2 のダウンロードについては (Xilinx Answer 22477) を参照してください。