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AR# 23774

8.2 System Generator for DSP - リリース ノート/README および既知の問題

説明

キーワード : MATLAB, Simulink, errata, KI, エラッタ

このアンサーには、System Generator for DSP 8.2 のリリース ノートおよび既知の問題が記載されています。

*緊急 - ISE 8.2i サービス パック 3 をインストールするとき、(Xilinx Answer 24038) にあるパッチを必ずダウンロードしてください。
System Generator for DSP への影響の詳細は、(Xilinx Answer 24030) を参照してください。

ソリューション

既知の問題

System Generator 8.2 は マイナー アップデートですが、System Generator 8.1 のすべてのユーザーにお勧めします。 前バージョンと比較した新機能や変更点などの情報は、マニュアルを参照してください。 『Xilinx System Generator for DSP User's Guide』は、次のサイトから入手できます。

http://www.xilinx.co.jp/products/design_resources/dsp_central/grouping/index.htm

ソフトウェアの問題

1. System Generator のインストールに必要なソフトウェアの 詳細は、(Xilinx Answer 17966) を参照してください。

2. XST バス エラボレーションにより、インターフェイスが変更される可能性があります。 詳細は、(Xilinx Answer 18650) を参照してください。

3. 8.1 をインストールした後に xlVersion を実行すると、以前の System Generator がリストされません。 詳細は、(Xilinx Answer 22756) を参照してください。

4. System Generator 8.1.01 では、Hardware in the Loop イーサネット協調シミュレーション System ACE ファイルがアップデートされています。CF カードのアップデート ユーティリティを再実行して、System ACE CF カードに最新バージョンをインストールしてください。


ザイリンクス ブロックセットの問題

1. リセット ポートとパイプラインの両方がイネーブルになっていると、DDS v4.0 のシミュレーションで不一致が発生しているように見えます。 詳細は、(Xilinx Answer 22709) を参照してください。

2. 長いモジュール名を使用すると、PicoBlaze コンパイル スクリプトでエラーが発生します。 詳細は、(Xilinx Answer 16924) を参照してください。

3. デザインで DDS v4.0 または v5.0 を使用する場合にターゲット言語が Verilog であると、XST で「Error 1370 ...」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 22713) を参照してください。

4. バックアノテートされたシミュレーションを実行すると、再読み込み可能な DA FIR でシミュレーションが一致しません。 詳細は、(Xilinx Answer 19505) を参照してください。

5. System Generator 6.3 または 7.1 のデザイン (ジェネリックがポート幅のブラック ボックに渡される) が System Generator 8.1 ではエラーになります。 詳細は、(Xilinx Answer 22715) を参照してください。

6. Gateway In ブロックの動作が System Generator 7.1、8.1、および 8.1.01 で異なります。 詳細は、(Xilinx Answer 23250) を参照してください。

7. 「Internal Block Error: This block set an illegal type on its "gw_out_inport" port. The type setting was illegal because Unknown type」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 23252) を参照してください。

8. FIFO ブロック、From FIFO ブロック、または To FIFO ブロックをデザインで使用しており、ターゲット パス名が 160 文字以上であると、デザインが生成されません。 詳細は、(Xilinx Answer 23614) を参照してください。

9. パス名が 256 文字より長いと、XST での合成でエラーが発生します。 詳細は、(Xilinx Answer 23811) を参照してください。

10. Synplify Pro で FFT v1.0 をインプリメントしようとすると、エラーが発生します。 詳細は、(Xilinx Answer 23813) を参照してください。

11. Direct Digital Synthesis (DDS) v5.0 ブロックで、[Specify explicit sample period] オプションをオンにしているときに [Provide enable port] または [Provide synchronous reset port] をオフにするとエラーが発生する 詳細は、(Xilinx Answer 23814) を参照してください。


一般的な問題

1. 生成中に 「Undefined function or variable」というエラー メッセージが表示されます。 詳細は、(Xilinx Answer 15190) を参照してください。

2. モデルにシミュレーション停止機能が定義されていると、生成できません。 詳細は、(Xilinx Answer 18623) を参照してください。

3. 最新版の System Generator をインストールすると、ハードウェア協調シミュレーションのファイルが消えてしまいます。 詳細は、(Xilinx Answer 18646) を参照してください。

4. JTAG ハードウェア協調シミュレーションを実行すると、デバイス チェーンに含まれるザイリンクス以外のデバイスに対してエラーが発生します。 詳細は、(Xilinx Answer 19599) を参照してください。

5. クロック ラッパのクロック イネーブル ロジックの合成結果を改善する方法については、 (Xilinx Answer 23253) を参照してください。

6. パス名が 256 文字より長いと、XST での合成でエラーが発生します。 詳細は、(Xilinx Answer 23811) を参照してください。

7. 大規模の Verilog デザインを生成すると、System Generator が停止してしまいます。 詳細は、(Xilinx Answer 20962) を参照してください。

8. エラー メッセージ 「Error evaluating 'OpenFcn' callback of Xilinx Block. Error using ==> xlOpenGui Could not parse XLM file」 が表示される理由 (ネットワーク上で実行、または新しいバージョンをインストール後に実行して SysGen ブロックを開く際のエラー) 詳細は、(Xilinx Answer 23223) を参照してください。
AR# 23774
日付 12/15/2012
ステータス アクティブ
種類 一般
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