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AR# 24957

9.1.01 System Generator for DSP - リリース ノート/README および既知の問題

説明

キーワード : MATLAB, Simulink, errata, KI, SysGen, 9.1.01, service pack 1, サービス パック 1

このアンサーには、System Generator for DSP 9.1.01 のリリース ノートおよび既知の問題が記載されています。

ソリューション

System Generator for DSP 9.1.01 の既知の問題

System Generator for DSP 9.1.01 は、マイナー アップデートです。 前バージョンと比較した新機能や変更点などの情報は、マニュアルを参照してください。 System Generator のユーザー ガイド (PDF 版) は次のサイトから参照してください。
http://japan.xilinx.com/ise/optional_prod/system_generator.htm

サポート ソフトウェアの問題

- System Generator for DSP のインストールに必要なソフトウェア (Xilinx Answer 17966)

- Virtex-5 SXT サポートまたは ISE にインストールされているデバイスを System Generator がインストールされた後に有効にする方法 (Xilinx Answer 24158)

ザイリンクス ブロック セットの問題

- System Generator for DSP 6.3 または 7.1 のデザイン (ジェネリックがポート幅のブラック ボックに渡される) が System Generator for DSP 8.1 またはそれ以降のバージョンではエラーになる (Xilinx Answer 22715)

- XCF 内で、System Generator により制約が設定された信号が XST で見つからない (Xilinx Answer 25016)

- FIFO ブロック、From FIFO ブロック、または To FIFO ブロックをデザインで使用しており、ターゲット パス名が 160 文字以上であると、デザインが生成されない (Xilinx Answer 23614)

- 生成中に共有メモリが削除される理由 (Xilinx Answer 24271)

- HITL (Hardware in the Loop) Co-Simulation でフリー ランニング クロックを使用すると、FROM および TO レジスタの出力が不正になる (Xilinx Answer 23206)

- 共有メモリまたは共有 FIFO ブロックをデザインで使用すると、タイムアウト エラーが発生する (Xilinx Answer 24288)

- 複数のサブシステム生成フローを使用するか、トークンがサブシステムに含まれると「All Xilinx Blocks must be contained in a level of hierarchy with a System Generator Token」というエラー メッセージが表示される (Xilinx Answer 24845)

一般的な問題
- モデルに対してシミュレーション停止機能が定義されていると生成できない (Xilinx Answer 18623)

- 最新版の System Generator をインストールすると、ハードウェア協調シミュレーションのファイルが消える (Xilinx Answer 18646)

- JTAG ハードウェア協調シミュレーションを実行すると、デバイス チェーンに含まれるザイリンクス以外のデバイスに対してエラーが発生する (Xilinx Answer 19599)

- クロック ラッパのクロック イネーブル ロジックの合成結果を改善する方法 (Xilinx Answer 23253)

- 「Error evaluating 'OpenFcn' callback of Xilinx Block. Error using ==> xlOpenGui" Cannot parse XLM file」 というエラーが、ネットワーク インストール時または新しいバージョンのインストール後に SysGen ブロックを開く際に発生する (Xilinx Answer 23223)

- IBM Clear Case 使用時の「Error 0001: caught standard exception」というエラー (Xilinx Answer 24263)

- 200MHz よりも高速なデザイン実行時に、PAR 後のシミュレーションで不一致が発生する (Xilinx Answer 24268)

- Synplify を合成ツールとして使用している場合、NGC、Bitstream、Timing Analysis、Hardware in the Loop を生成できない (Xilinx Answer 24273)

- System Generator for DSP デザインで、''xlpersistentdff'' というインスタンシエートされたレジスタが表示される (Xilinx Answer 24257)

- 複数のサブシステム生成フローを使用するか、トークンがサブシステムに含まれると「All Xilinx Blocks must be contained in a level of hierarchy with a System Generator Token」というエラー メッセージが表示される (Xilinx Answer 24845)

- テストベンチを使用してデザインを生成しても、生成された ISE プロジェクトで Verilog テストベンチが表示されない (Xilinx Answer 24865)

- FIFO ブロックを含むデザインで Spartan-3E デバイスを使用すると「standard exception: XNetlistEngine」というエラー メッセージが表示される (Xilinx Answer 24866)

- MATLAB 2006b を使用しているとき、Windows エクスプローラでモデルをダブルクリックして開くと、シミュレーションしようとするときに内部エラーが発生する (Xilinx Answer 24867)

- ML506 ボードでネットワーク ベースのイーサネット協調シミュレーションを実行すると問題が発生する (Xilinx Answer 24868)
AR# 24957
日付 12/09/2007
ステータス アクティブ
種類 一般
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