UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 29110

9.2 System Generator for DSP - リリース ノート/README および既知の問題

説明

キーワード : MATLAB, Simulink, errata, KI, SysGen, 9.2, エラッタ, System Generator

このアンサーには、System Generator for DSP 9.2 のリリース ノートおよび既知の問題が記載されています。

ソリューション

System Generator for DSP 9.2 の既知の問題

System Generator for DSP 9.2 は、マイナー アップデートです。 前バージョンと比較した新機能や変更点などの情報は、マニュアルを参照してください。 System Generator のユーザー ガイド (PDF 版) は次のサイトから参照できます。
http://japan.xilinx.com/ise/optional_prod/system_generator.htm

サポート ソフトウェアの問題

- System Generator for DSP のインストールに必要なソフトウェアは、 (Xilinx Answer 17966) を参照してください。

- System Generator をインストールした後に Virtex-5 SXT サポートまたは ISE にインストールされているデバイスを有効にする方法は、 (Xilinx Answer 24158) を参照してください。

ザイリンクス ブロック セットの問題
- DA FIR ブロックで、ハードウェアのオーバーサンプリング値がサンプル周期よりも少ない場合に「Design Rule Check Failed」というエラーが発生する。 詳細は、(Xilinx Answer 29296) を参照してください。

- EDK および EDK PCORE エクスポートの共有メモリ サポートが使用できない。 詳細は、(Xilinx Answer 29169) を参照してください。

- Spartan-3A DSP デザインで合成ツールとして Synplify Pro を指定しても、誤って XST が使用される。 詳細は、(Xilinx Answer 29142) を参照してください。

- FIFO ブロック、From FIFO ブロック、または To FIFO ブロックをデザインで使用しており、ターゲット パス名が 160 文字以上であると、デザインが生成されない。 詳細は、(Xilinx Answer 23614) を参照してください。

- 生成中に共有メモリが削除される理由については、 (Xilinx Answer 24271) を参照してください。

- HITL (Hardware in the Loop) 協調シミュレーションでフリー ランニング クロックを使用すると、FROM および TO レジスタの出力が不正になる。 詳細は、(Xilinx Answer 23206) を参照してください。

- 共有メモリまたは共有 FIFO ブロックをデザインで使用すると、タイムアウト エラーが発生する。 詳細は、(Xilinx Answer 24288) を参照してください。

- 複数のサブシステム生成フローを使用するか、トークンがサブシステムに含まれると「All Xilinx Blocks must be contained in a level of hierarchy with a System Generator Token」というエラー メッセージが表示される。 詳細は、(Xilinx Answer 24845) を参照してください。

一般的な問題
- モデルに対してシミュレーション停止機能が定義されていると生成できない。 詳細は、(Xilinx Answer 18623) を参照してください。

- 最新版の System Generator をインストールすると、ハードウェア協調シミュレーションのファイルが消える。 詳細は、(Xilinx Answer 18646) を参照してください。

- System Generator for DSP デザインで、xlpersistentdff というインスタンシエートされたレジスタが表示される。 詳細は、(Xilinx Answer 24257) を参照してください。

- JTAG ハードウェア協調シミュレーションを実行すると、デバイス チェーンに含まれるザイリンクス以外のデバイスに対してエラーが発生する。 詳細は、(Xilinx Answer 19599) を参照してください。

- 「Error evaluating 'OpenFcn' callback of Xilinx Block. Error using ==> xlOpenGui" Cannot parse XLM file」 というエラーが、ネットワーク インストール時または新しいバージョンのインストール後に SysGen ブロックを開く際に発生する。 詳細は、(Xilinx Answer 23223) を参照してください。

- IBM Clear Case を使用すると「Error 0001: caught standard exception」というエラー メッセージが表示される。 詳細は、(Xilinx Answer 24263) を参照してください。

- 200MHz よりも高速なデザイン実行時に、PAR 後のシミュレーションで不一致が発生する。 詳細は、(Xilinx Answer 24268) を参照してください。

- Synplify を合成ツールとして使用している場合、NGC、ビットストリーム、タイミング解析、Hardware in the Loop を生成できない。 詳細は、(Xilinx Answer 24273) を参照してください。

- 複数のサブシステム生成フローを使用するか、トークンがサブシステムに含まれると「All Xilinx Blocks must be contained in a level of hierarchy with a System Generator Token」というエラー メッセージが表示される。 詳細は、(Xilinx Answer 24845) を参照してください。

- MATLAB 2006b を使用している場合、Windows エクスプローラでモデルをダブルクリックして開くと、シミュレーションしようとしたときに内部エラーが発生する。 詳細は、(Xilinx Answer 24867) を参照してください。

- ML506 ボードでネットワーク ベースのイーサネット協調シミュレーションを実行すると問題が発生する。 詳細は、(Xilinx Answer 24868) を参照してください。

- 合成に Synplify を使用すると、System Generator for DSP で生成した HDL シミュレーションの最初に不一致が発生する。 詳細は、(Xilinx Answer 29170) を参照してください。
AR# 29110
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加