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AR# 29120

LogiCORE IP Divider Generator - リリース ノートおよび既知の問題

説明

このアンサーには、CORE Generator LogiCORE Divider Generator コアのリリース ノートおよび既知の問題が含まれます。

コアの各バージョンについて、次の情報が掲載されています。
  • 新機能
  • 修正点
  • 既知の問題

LogiCORE IP Divider Generator ラウンジ :
http://japan.xilinx.com/products/ipcenter/Divider.htm

以前リリースされているザイリンクス Divider コアはすべてこの Divider に置き換えられます。

ソリューション

LogiCORE IP Divider Generator の一般的な問題
  • (ザイリンクス アンサー 22314)MAP、XtremeDSP スライス - DSP48、DSP48E、DSP48A の A および B 入力パスに余分なレジスタがあるかレジスタが不足しているため、マップの -timing オプションを使用するとタイミング シミュレーションとハードウェアでエラーが発生する
  • (ザイリンクス アンサー 37326) Divider Generator コアのシミュレーションで DSP48 スライス インターフェイスに関する CARRYCASCIN DRC が表示される
  • (ザイリンクス アンサー 38237)Radix-2 インプリメンテーションでより大きな除数がサポートされるようにする方法

LogiCORE Divider Generator v4.0

ISE 13.2 で初期リリース

新機能
  • ISE 13.2 ソフトウェアをサポート
  • AXI4-Stream インターフェイス
  • 最大オペランドおよび出力幅を 64 ビットに増加
  • ISE 13.2 で Virtex-7 および Virtex-7 低電力デバイスをサポート
  • ISE 13.2 で Kintex-7 および Kintex-7 低電力デバイスをサポート
  • ISE 13.2 で Artix-7 デバイスをサポート
サポート デバイス
(*)ISE Design Suite でこれらのデバイスにアクセスする場合は、ザイリンクス FAE までご連絡ください。
  • Zynq-7000*
  • Virtex-7
  • Virtex-7 XT (7vx485t)
  • Virtex-7 -2L
  • Kintex-7
  • Kintex-7 -2L
  • Artix-7*
  • Virtex-6 XC CXT/LXT/SXT/HXT
  • Virtex-6 XQ LXT/SXT
  • Virtex-6 -1L XQ LXT/SXT
  • Virtex-6 -1L XC LXT/SXT
  • Spartan-6 XC LX/LXT
  • Spartan-6 XA
  • Spartan-6 XQ LX/LXT
  • Spartan-6 -1L XQ LX
  • Spartan-6 -1L XC LX
修正点
  • N/A
既知の問題
  • N/A


LogiCORE Divider Generator v3.0

ISE 11.2 Design Suite で初期リリース

新機能
  • ISE 11.2 ソフトウェアをサポート
  • Virtex-6 および Spartan-6 デバイスをサポート

修正点
  • CR517724 - High Radix アルゴリズムで除数幅が 48 の出力を修正。
    • 除数値が有効な入力値間 (ND および RFD ピンが High の場合など) で保持されていない場合に間違った出力が出ていました。また、v2.0 では、今は除数幅の最大レイテンシが 2 サイクル未満になっています。
    • (ザイリンクス アンサー 32553) 除数ビット幅が 48 の High Radix (高基数) インプリメンテーションをターゲットにすると、シミュレーション結果が不正になる
  • CR512188 - 基数 2 のアルゴリズムの GUI での小数の幅の範囲を修正。
    • 基数 2 のアルゴリズムが選択されている場合、GUI での小数の幅の範囲が 2 から 32 でなければなりませんでした (データシートで定義されているとおり)。
    • (ザイリンクス アンサー 32552) 小数点以下の余りのビット幅が 0 または 1 の基数 2 のインプリメンテーションをターゲットにしている場合、XST でエラーが発生する。
  • CR481526 - 小数の余りのある 基数 2 の符号付除数器の動作が変更され、符号に関らず結果が同じになります。
    たとえば -(4/3) = -4/3 となります。
    • 基数 2 のバリエーションで、正数ですべての除算が内部的に実行されます。入力および出力の符号は補数器で処理されます。しかし、小数部の出力補数器への入力で受信される内部精度の余剰ビットがある場合は、同じ値の正数または負数である結果値間で LSB に違いがある可能性があることを示していました。入力の符号に関係なく結果が同じになるよう、この余剰ビットを削除するためコアが変更されました。
    • (ザイリンクス アンサー 31510) 符号付入力を使用すると出力に丸めエラーが発生する。
  • CR521010 - 少ないレイテンシを持つ High Radix (高基数) の除算器に対し、GUI で報告されていたスループットを修正。
    • GUI で High Radix (高基数) 除算器に対し最大スループットが一貫してレポートされます。v2.0 の GUI ではこの最大値を下回るレイテンシが考慮されていませんでした。このため、最大値を下回るレイテンシが手動で設定されているとエラーが発生する可能性がありました。GUI で最大を下回るレイテンシ値のスループットが正しくレポートされるようになりました。

既知の問題
  • Virtex-6 低電力パーツのソフトウェア サポートがこのリリースで追加されましたが、この IP はまだサポートされていないため CORE Generator で生成できません。この問題を回避するには、同等の Virtex-6 LXT デバイスをターゲットにしてプロジェクトを設定し、プレース ホルダとなる IP を生成し、Virtex-6 低電力パーツのサポートが 11.3 で追加されたときに IP を生成できるようになります。


LogiCORE IP Divider Generator v2.0
ISE 10.1 IP アップデート 2 で初期リリース

新機能
  • Virtex-5 および Spartan-3A DSP デバイスをサポート
  • High Radix (高基数) インプリメンテーションの導入

修正点
  • なし

既知の問題

LogiCORE IP Divider Generator v1.0
ISE 8.1i IP アップデート 1 で初期リリース

新機能
  • 固定少数点の計算用に回復なしの Radix-2 アルゴリズム
    • LogiCORE Pipelined Divider v3.0 と同じ動作、置き換え可能
    • 浮動小数点の計算用に反復乗算アルゴリズム
  • 0、無限、NaN (Not a Number) を含む数値表現に IEEE 754 フォーマットに準拠した高精度のアルゴリズム
  • 小型、高速のインプリメンテーションでアドバンス プリミティブ (ブロック RAM、乗算器、DSP48) をオプションで使用可能
  • 最大クロック速度と最大スループットで完全にパイプライン化
  • アンダーフローおよびオーバーフロー出力を提供
  • オプションで非同期、同期クリアおよびクロック イネーブル

修正点
  • なし

既知の問題
  • N/A

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

AR# 29120
日付 05/20/2012
ステータス アクティブ
種類 既知の問題
IP
  • Divider
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