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AR# 30802

10.1.01 System Generator for DSP - リリース ノート/README および既知の問題

説明

キーワード : MATLAB, Simulink, errata, KI, SysGen, 10.1.01, エラッタ, System Generator

このアンサーには、System Generator for DSP 10.1.01 のリリース ノートおよび既知の問題が記載されています。

ソリューション

その他のバージョンの System Generator for DSP のリリース ノートは、(Xilinx Answer 29595) を参照してください。

System Generator for DSP 10.1.01 のリリース ノートおよび既知の問題

System Generator for DSP 10.1.01 は、マイナー アップデートです。前バージョンと比較した新機能や変更点などの情報は、マニュアルを参照してください。System Generator のユーザー ガイド (PDF 版) は次のサイトから参照できます。
http://japan.xilinx.com/ise/optional_prod/system_generator.htm

ソフトウェア サポートの問題

- System Generator for DSP のインストールに必要なソフトウェアは、(Xilinx Answer 17966) を参照してください。

System Generator の改善点
EDK インポート フローでの UCF サポートを向上
EDK での UCF (ユーザー制約ファイル) の処理が改善され、大きなサイズの UCF がサポートされるようになりました。インポートされた XPS プロジェクトの UCF ファイルは解析され、EDK プロセッサ ブロックの設定に基づいて変更されます。元の UCF ファイルを表示および変更し、XPS プロジェクトに再インポートすることも可能です。
PLB デュアル クロックのサポートを向上
異なるクロックを使用する PLB バス、MicroBlaze プロセッサ、およびその他のハードウェア ペリフェラルを駆動するのにクロック ジェネレータを使用する Xilinx Platform Studio プロジェクトを、HDL ネットリスト生成およびハードウェア協調シミュレーション用に自動的にインポートできるようになりました。

ザイリンクス DSP ブロックセットの改善点
CIC Compiler 1.2
既存のブロックへのアップデート
- CIC Compiler 1.1 と比較してシミュレーション スピードを約 4 倍向上
DDS Compiler 2.1
既存のブロックへのアップデート
- 以前のバージョンの DDS Compiler と比較してコア生成時間を約 1/10 に短縮
- 負の周波数を指定可能
- 以前のバージョンの DDS Compiler でリセットがディアサートされた後に RDY 出力が 1 サイクル早く High になっていた問題を修正

ザイリンクス ブロック セットの問題

- DSP48 Opmode ブロックで、PCIN>>17 ではなく PCIN>>17 と表示される。詳細は、(Xilinx Answer 30790) を参照してください。
- マルチレート インプリメンテーションに DCM を使用すると、変換後、マップ後、配置配線後のシミュレーションが不一致になる。詳細は、(Xilinx Answer 30316) を参照してください。
- MAP 後のリソース使用予測が IOB を除くすべてのリソースに対して 0 になる。詳細は、(Xilinx Answer 30675) を参照してください。

一般的な問題

- 64 ビット版 XP マシンで System Generator を使用すると、「There is a problem with your Xilinx ISE installation or with your Xilinx environment variable」 および 「could not run java.exe」というメッセージが表示される。詳細は、(Xilinx Answer 29512) を参照してください。
- System Generator を Windows Vista で使用すると「gcc.exe: installation problem, cannot exec 'cc1': No such file or directory. Error occurred during ''Simulation Initialization」というエラー メッセージが表示される。詳細は、(Xilinx Answer 30977) を参照してください。
- System Generator プロジェクト ファイル (SGP) を ISE Project Navigator プロジェクトに追加できない。詳細は、(Xilinx Answer 30676) を参照してください。
- シミュレーションで自動生成された Verilog テストベンチおよびスティミュラス ファイルが使用されない。詳細は、(Xilinx Answer 30308) を参照してください。
- System Generator for DSP デザインで、xlpersistentdff というインスタンシエートされたレジスタが表示される。詳細は、(Xilinx Answer 24257) を参照してください。
- JTAG ハードウェア協調シミュレーションを実行すると、デバイス チェーンに含まれるザイリンクス以外のデバイスに対してエラーが発生する。詳細は、(Xilinx Answer 19599) を参照してください。
- IBM Clear Case を使用すると「Error 0001: caught standard exception」というエラー メッセージが表示される。詳細は、(Xilinx Answer 24263) を参照してください。
- 200MHz よりも高速なデザイン実行時に、PAR 後のシミュレーションで不一致が発生する。詳細は、(Xilinx Answer 24268) を参照してください。
- Synplify を合成ツールとして使用している場合、NGC、Bitstream、Timing Analysis、Hardware in the Loop を生成できない。詳細は、(Xilinx Answer 24273) を参照してください。
- 合成に Synplify を使用すると、System Generator for DSP で生成した HDL シミュレーションの最初に不一致が発生する。(Xilinx Answer 29170) を参照してください。
- FIFO ブロック、From FIFO ブロック、または To FIFO ブロックをデザインで使用しており、ターゲット パス名が 160 文字以上であると、デザインが生成されない。(Xilinx Answer 23614) を参照してください。
- System Generator モデルを EDK 用に FSL PCore コアとしてエクスポートしようとすると「Error running xledkpostgen」というエラー メッセージが表示される。詳細は、(Xilinx Answer 30959) を参照してください。
- System Generator 10.1 で IP コアをシミュレーションすると、「ERROR:Simulator:798 - Unknown signal 1073807366 received」および「Warning:HDLCompiler:746 - "N:/K.31/rtf/vhdl/src/ieee/numeric_std.vhd" Range is empty」というエラー メッセージが表示される。詳細は、(Xilinx Answer 31065) を参照してください。
- System Generator から EDK PCORE デザインのネットリストを生成しようとすると「xledkpostgen>PLBPcoreBuilder at 234」というエラー メッセージが表示される。詳細は、(Xilinx Answer 31068) を参照してください。
- FIR Compiler で非対称のリローダブル係数を使用するとシミュレーション結果が不正になる。詳細は、(Xilinx Answer 31069) を参照してください。
- デザインを生成しようとすると「standard exception: XNetlistEngine: XTreeView::lookum_vertex: lookup failed」というエラー メッセージが表示される。(Xilinx Answer 31071)
- System Generator モデルをシミュレーションすると「Error in 'Design/block' while executing C MEX S-function 'sysgen', (mdlTerminate), at time 10. MATLAB error message: Unexpected unknown exception from MEX file」というエラー メッセージが表示される。詳細は、(Xilinx Answer 31095) を参照してください。
- System Generator から Synplify Pro を合成ツールとして使用しようとすると「Failed to execute command "project set {Synthesis Tool} {Synplify Pro (VHDL/Verilog)}"」というエラー メッセージが表示される。詳細は、(Xilinx Answer 31112) を参照してください。

AR# 30802
日付 06/05/2008
ステータス アクティブ
種類 一般
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