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AR# 31216

10.1.02 System Generator for DSP - リリース ノート、README、既知の問題

説明

キーワード : MATLAB, Simulink, errata, KI, SysGen, 10.1.02, エラッタ, System Generator

このアンサーには、System Generator for DSP 10.1.02 のリリース ノートおよび既知の問題が記載されています。

ソリューション

ほかのバージョンの System Generator for DSP のリリース ノートは、(Xilinx Answer 29595) を参照してください。

System Generator for DSP 10.1.02 のリリース ノートおよび既知の問題

System Generator for DSP 10.1.02 はマイナー アップデートです。前バージョンと比較した新機能や変更点などの情報は、マニュアルを参照してください。System Generator のユーザー ガイド (PDF 版) は次のサイトから参照できます。
http://japan.xilinx.com/ise/optional_prod/system_generator.htm

ソフトウェア サポート

- System Generator for DSP のインストールに必要なソフトウェアは、(Xilinx Answer 17966) を参照してください。

System Generator の改善点
Hybrid DCM-CE のサポート
10.1 リリースの System Generator では、DCM (デジタル クロック マネージャ) を自動的にデザインに含める新しいクロック供給オプションが導入されましたが、このオプションはクロック レートが 3 つ以内のデザインに限られていました。

今回のリリースでは、3 つ以上のクロック レートを使用するデザインをサポートするよう、クロック供給機能が強化されています。3 つを超えるレートは、CE (クロック イネーブル) でサポートされます。たとえば、6 つのクロック レートを使用するデザインの場合、高速のクロック レート 3 つが DCM でサポートされ、残りの 3 つのクロックレートが CE でサポートされます。

MATLAB 2008a
MATLAB 2008a が System Generator でサポートされるようになりました。System Generator を MATLAB 2008a にインストールするには、サービス パックをインストールした後、[スタート] -> [プログラム] -> [Xilinx ISE Design Suite 10.1] -> [DSP_Tools] -> [Select MATLAB version for Xilinx System Generator] をクリックして MATLAB 2008a を追加してください。

ザイリンクス DSP ブロックセットの改善点
FIR Compiler 4.0
次の新機能を持つ新しいブロックが、System Generator で利用可能です。
- データ幅および係数幅を 49 ビットに拡張
- チャネライザ アプリケーションおよび転置積和アーキテクチャ用の多位相フィルタ バンク構造をサポート
- 制御および係数メモリ リソースを共有可能 (最大 16 パラレル データ パス)
- 分散演算アーキテクチャに Virtex-5 および Spartan-3A DSP のサポートを追加
- FIR Compiler LogiCORE v4.0 でサポートされるすべての機能をサポート

Divider Generator 2.0
- 整数除算用の演算除算アルゴリズムを生成する新しいブロックを System Generator で使用可能
- 最大 54 ビットのオペランド幅、同期制御、選択可能なレイテンシ
- Virtex-4、Virtex-5、Spartan3A-DSP FPGA ファミリで基数 2 の整数除算および高基数除算をサポート

ザイリンクス ブロック セットの問題

- DSP48 Opmode ブロックで、PCIN>>17 ではなく PCIN>>17 と表示されます。詳細は、(Xilinx Answer 30790) を参照してください。
- MAP 後のリソース使用予測が IOB を除くすべてのリソースに対して 0 になります。詳細は、(Xilinx Answer 30675) を参照してください。

一般的な問題

- 信号幅を 54 ビットよりも広くすると、Simulink から出力型が MATLAB 2008a で廃止されているとレポートされます。詳細は、(Xilinx Answer 31255) を参照してください。
- 64 ビット版 XP マシンでネットリストを生成すると「There is a problem with your Xilinx ISE installation or with your XILINX environment variable」 および 「could not run java.exe」というメッセージが表示されます。詳細は、(Xilinx Answer 29512) を参照してください。
- System Generator を Windows Vista で使用すると「gcc.exe: installation problem, cannot exec 'cc1': No such file or directory. Error occurred during ''Simulation Initialization」というエラー メッセージが表示されます。詳細は、(Xilinx Answer 30977) を参照してください。
- System Generator プロジェクト ファイル (SGP) を ISE Project Navigator プロジェクトに追加できません。詳細は、(Xilinx Answer 30676) を参照してください。
- シミュレーションで自動生成された Verilog テストベンチおよびスティミュラス ファイルが使用されません。詳細は、(Xilinx Answer 30308) を参照してください。
- System Generator for DSP デザインで、xlpersistentdff というインスタンシエートされたレジスタが表示されます。詳細は、(Xilinx Answer 24257) を参照してください。
- JTAG ハードウェア協調シミュレーションを実行すると、デバイス チェーンに含まれるザイリンクス以外のデバイスに対してエラーが発生します。詳細は、(Xilinx Answer 19599) を参照してください。
- IBM Clear Case を使用すると「Error 0001: caught standard exception」というエラー メッセージが表示されます。詳細は、(Xilinx Answer 24263) を参照してください。
- 200MHz よりも高速なデザイン実行時に、PAR 後のシミュレーションで不一致が発生します。詳細は、(Xilinx Answer 24268) を参照してください。
- Synplify を合成ツールとして使用している場合、NGC、Bitstream、Timing Analysis、Hardware in the Loop を生成できません。詳細は、(Xilinx Answer 24273) を参照してください。
- 合成に Synplify を使用すると、System Generator for DSP で生成した HDL シミュレーションの最初に不一致が発生します。(Xilinx Answer 29170) を参照してください。
- FIFO ブロック、From FIFO ブロック、または To FIFO ブロックをデザインで使用しており、ターゲット パス名が 160 文字以上であると、デザインが生成されません。(Xilinx Answer 23614) を参照してください。
- System Generator から EDK PCORE デザインのネットリストを生成しようとすると「xledkpostgen>PLBPcoreBuilder at 234」というエラー メッセージが表示されます。詳細は、(Xilinx Answer 31068) を参照してください。
- System Generator モデルをシミュレーションすると「Error in 'Design/block' while executing C MEX S-function 'sysgen', (mdlTerminate), at time 10. MATLAB error message: Unexpected unknown exception from MEX file」というエラー メッセージが表示されます。詳細は、(Xilinx Answer 31095) を参照してください。
- System Generator から Synplify Pro を合成ツールとして使用しようとすると「Failed to execute command "project set {Synthesis Tool} {Synplify Pro (VHDL/Verilog)}"」というエラー メッセージが表示されます。詳細は、(Xilinx Answer 31112) を参照してください。
- FFT v5.0 デザインで FFT をダイナミック トランスフォーム サイズに設定していると、シミュレーション中に「FFT simulation did not complete sucessfully」というエラー メッセージが表示されます。詳細は、(Xilinx Answer 31271)を参照してください。
- FIFO のリセット信号のビヘイビアがハードウェアとソフトウェア間で異なります。(Xilinx Answer 31294) を参照してください。
- マルチチャネル インプリメンテーションの場合、FIR Compiler Chan_In 出力が実際のチャネルからのクロック サイクルでオフセットされます。(Xilinx Answer 31454) を参照してください。
- ND で制御されるシステム クロック レートより低い入力データの CIC Compiler フィルタを使用すると、System Generator とハードウェア協調シミュレーションとで、シミュレーションの結果が一致しません。詳細は、(Xilinx Answer 31455) を参照してください。
- EDK プロジェクトで SDK をコンパイルに使用中に、EDK プロセッサ ブロック用の C コードを再コンパイルすると、動作が予想と異なります。詳細は、(Xilinx Answer 31622) を参照してください。

AR# 31216
日付 09/17/2008
ステータス アクティブ
種類 一般
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