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AR# 33127

Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ML605 に対して sys_clk の UCF 制約が不正

説明


既知の問題 : v1.4、v1.3、v1.2、v1.1

Virtex-6 FPGA Integrated Block Wrapper for PCI Express を生成するとき、GUI の 9 ページ目で ML605 を選択すると、不正な UCF が作成されます。特に、XC6VLX240T-FF1156-1 パーツを選択して、11 ページ目で 100MHz または 250MHz のリファレンス クロックを選択すると、sys_clk のクロック バッファとピンが次のように不正に配置されます。

100MHz の場合 :
 
 #NET "sys_clk_n" LOC = P6; 
 #NET "sys_clk_p" LOC = P5; 
INST "refclk_ibuf" LOC = IBUFDS_GTXE1_X0Y7; 
 
250MHz の場合 :
 #NET "sys_clk_n" LOC = V6; 
 #NET "sys_clk_p" LOC = V5; 
INST "refclk_ibuf" LOC = IBUFDS_GTXE1_X0Y4;

ソリューション


100MHz オプションでの IBUFDS ロケーションとピン、250MHz オプションでのピン配置が不正です。ML605 を使用する場合、UCF を次のように変更する必要があります。
 
100 MHz 基準クロック : 
 #NET "sys_clk_p" LOC = P6; 
 #NET "sys_clk_n" LOC = P5; 
INST "refclk_ibuf" LOC = IBUFDS_GTXE1_X0Y6; 
 
250 MHz 基準クロック : 
 #NET "sys_clk_p" LOC = V6; 
 #NET "sys_clk_n" LOC = V5; 
INST "refclk_ibuf" LOC = IBUFDS_GTXE1_X0Y4; 
 
改訂履歴 
2009/12/8 - 250MHz クロックの情報を追加
2009/9/11/ - ピンの LOC 制約 P5 および P6 の情報をアップデート
2009/7/13 - 初版

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
33763 Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ISE Design Suite 11.4 および 11.5 のリリース ノートおよび既知の問題 N/A N/A
AR# 33127
日付 08/28/2013
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
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